реклама на сайте
подробности

 
 
2 страниц V  < 1 2  
Reply to this topicStart new topic
> PISO VHDL, PISO VHDL
Tausinov
сообщение Apr 12 2018, 14:09
Сообщение #16


Частый гость
**

Группа: Участник
Сообщений: 129
Регистрация: 19-10-13
Пользователь №: 78 795



Цитата(MAXHAX @ Apr 12 2018, 16:31) *
мне надо, чтобы перед 3-им time bar было пол такта в нуле


Из каких соображений "надо"? До прихода load или shift сдвиговый регистр хранит свое предыдущее состояние,
в котором в младшем бите он имеет '1', почему вдруг на полтакта выход должен просесть в '0'?


Цитата(MAXHAX @ Apr 12 2018, 16:58) *
ок, а как сделать синхронный load


С точки зрения того самого "надо" это ничего не изменит. А так "синхронный" означает, что любые изменения выходных
сигналов возможны только в момент одного из фронтов клока.
Go to the top of the page
 
+Quote Post
iosifk
сообщение Apr 12 2018, 14:12
Сообщение #17


Гуру
******

Группа: Модераторы
Сообщений: 3 853
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369



Цитата(MAXHAX @ Apr 12 2018, 17:07) *
от всех вопросов голова сейчас взорвется))

А Вы не волнуйтесь, я к такому давно привык. Как-то несколько лет поработал на заправке, у которой тротиловый эхквивалент был как 8 Хиросим... Ну и перестал обращать на это внимание.
Начните с "синхронная установка" данных в триггере... "Синхронное проектирование" - это следующий этап...
Потом почитайте по теме "Тестбенч"...
А там лабораторка и получится...



--------------------
www.iosifk.narod.ru
Go to the top of the page
 
+Quote Post

2 страниц V  < 1 2
Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th April 2018 - 16:08
Рейтинг@Mail.ru


Страница сгенерированна за 0.00852 секунд с 7
ELECTRONIX ©2004-2016