реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Использование type record в Sinplify, как сохранить название сигнала в top модуле? (VHDL)
GriXa
сообщение Nov 14 2017, 14:54
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 38
Регистрация: 22-05-09
Пользователь №: 49 385



Добрый день!

Использую ПЛИС от Lattice (MACHXO3). В верхнем модуле в качестве входов-выходов хочу использовать type record.
Проблема в том, что если в Diamond установить в качестве синтезатора Sinplify, он не сохраняет название сети.
К примеру, есть *_pkg.vhd, где у меня описан type:
Код
  package pkg1 is
    
    type t_my_type is record
          test_input_1    : std_logic;
          test_input_2    : std_logic;
          test_input_3    : std_logic;
        end record
  end package pkg1;


В *_top.vhd использую этот тип:
Код
       entity test is
       port (
          ....
          ....
          group1          : out t_my_type;
          ....
        );
        end entity test;


В итоге, после синтеза имею для этих выходов следующие имена цепей:
group1[0]
group1[1]
group1[2]

А хотелось бы, что бы сохранялось полное имя типа
group1.test_input_1
group1.test_input_2
group1.test_input_3

Lattice LSE сохраняет имена как надо, но можно ли сделать подобное в Synplify?

Сообщение отредактировал GriXa - Nov 14 2017, 15:02
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd November 2017 - 20:30
Рейтинг@Mail.ru


Страница сгенерированна за 0.01233 секунд с 7
ELECTRONIX ©2004-2016