oleg_rudakov

Priamogo dokumenta, kotoryj Vam skazhet ob etom - net. Tochnee, on est. Eto vnutrennij dokument (VHDL RTL Design Guidelines), prinjatyi kak vnutrennij standart predprijatija, na kotorom ja truzhus (_I_n_f_i_n_e_o_n_). U synthesis/layout tools voznikajut problemy raspoznavanija takih schin kak clocki. Po umolchaniju prinjato ne objedinijat clocki v schinu. Inache synthes, STA, layout budut traktovat ih kak signaly dannyh. Clock tree pri etom budet mjiagko govorjia krivaja. Esli voobsche budet postroena. Esli v marshrute proektirovanija Vashego predprijatija ispolsujutsa sredstva linting (A_t_r_e_n_t_a SpyGlass, naprimer), to etot instrument ukazhet Vam na nedopustimost takogo stilja v opisanii RTL v vide fatal error. Postarajus poluchit otvet iz _S_y_n_o_p_s_i_s_ na Vash vopros. S uvazheniem...

Odno dobavlenije... Zepi clock'a v shinu ne ob'edinjajutsa. Eto dla dannyh i upravlenija podojdet. Kazdyj clock dolzen idti svoej dorogoj. Inache budut problemy s "ponimaniem" design'a u sintezatora i PrimeTime, naprimer.

Primer: Vash proekt - microkontroller tipa ChipCard. U nego est vstroennyj oscillator na osnove VCO ili VRO, no takzhe est i vozmozhnost rabotat ot vneshnego clocka. Microcontrollery bankovskih kart i e-passport ustroeny imenno tak. Schema perekluchenija istochnika clocka zakanchivaetsa OR gate. Schema - v prizepe. Podcherkivaju krasnym - etot design ne FPGA! Eto ASIC! Poetomu OR gate i ne tolko eto dopuskajutsa.

Rezultatom sinteza vashego opisaniya v DC budet, skoree vsego OR gate v zepi clock'a. Dlia ASIC-syntezatora eto prohodit, ne ochen krasivo, no, idet. Synplify - FPGA-orientirovannyi syntezator. Logicheskie ventili v zepiah clocka, kak i clock gating cells dlja FPGA ne primenjautsa i syntezator obychno soobschaet ob oshibke. V FPGA eto mozhno realizovat cherez logiku v clock enable. Tak, po krainei mere, delaetsa ASIC emulation na FPGA. Eta konstrukzia na Verilog - ochen udobna dlja Behavioral Simulation, no ne dlja Synthesis. S uvazheniem.... PS. Izvinite za translit. Ruskoj raskladki net na machine.

Подобная проблема наблюдалась всякий раз и в разных проектах, когда использовались опорные конденсаторы небольшой емкости (обвязка ПЛИС по питанию). Необходимо использовать бОльшие емкости с целью обеспечения стабилизации напряжения, особенно это критично при конфигурировании кристалла. Он потребляет большой ток, и если питание не дотягивает - конфигурация завершается с ошибкой. Пробуйте добавить емкости в каждую из цепей питания. Кстати, из прошлого опыта, Xilinx требует питания на каждый блок, даже если ни одна ножка не используется. Удачи...

Dobryi den', Nahozhus' neposredstvenno za bugrom (Austria). Zadal vopros specam po PCB (zakazy delaiut i v Germanii tozhe). Vot otvet: I don't know about a standard of the symbols. In CAD tools like Protel or Eagle you can find a lot of predefined symbols. For my PCBs I never followed a special standard. If you have a part list it is well defined, because every part has its own number. This number should also be viewable on the PCB board (for example IC1, IC2.., LED1, LED2, LED3…..). If this is well defined you won't have any problems for the production. Drugimi slovami, ispol'zuite standartnyi zabugornyi CAD i budet schastie. :)

Третью редакцию могу выслать в почту. Не помню место, где она лежит на FTP. Да и лежит ли вообще... На ФТП не нощел. Если можно отправте мне по адресу manuk_shСОБАЧКА.yahoo.com Спасибо! Залил на FTP: /upload/DOCs/Books/RMM

Третью редакцию могу выслать в почту. Не помню место, где она лежит на FTP. Да и лежит ли вообще... а можете выслать на s*h*e*k*h*a*l*e*v*d*v собака elecard.net.ru Выслал

Третью редакцию могу выслать в почту. Не помню место, где она лежит на FTP. Да и лежит ли вообще...

ALDEC выпустил patch для Active-HDL 7.1 для добавления в design flow manager ссылок на Xilinx ISE 8.1 и Synplify 8.4. Залил в /upload/FPGA/Aldec Active-HDL 7.1/patch_flow_7.1.rtm.zip Просто распакуйте содержимое ZIPа в каталог с Active-HDL.

Я давно уже "по диагонали" читал документацию на smartmodels. Там не все просто. Нужно внимательно изучить вопрос лицензий, начальной инициализации моделирования и т.п.

Smartmodels (по крайней мере интересующая Вас GT11_swift) поставляются в VHDL и Verilog виде с XILINX ISE Foundation Express. <Xilinx_HOME>\smartmodel\nt\wrappers\mtivhdl\smartmodel_wrappers.vhd По поводу подключений и моделирования нужно читать manual, <Xilinx_HOME>\smartmodel\nt\image\manuals\simcfg.pdf в частности.

В стандартном VHDL без специальных ухищрений можно работать только с текстовыми файлами. Возвращается/записывается текстовая строка. На совести пользователя преобразовать ее содержимое в тот тип данных, который требуется. Я это делаю так: 1. Использую package с функциями для преобразования строк текста в любой из VHDL-типов и работы с файлами (CASTutil.zip в прицепе). 2. В Вашем testbench делаете нечто похожее на следующее library std; use std.textio.ALL; use CASTutil.all; . . . . MAIN_PROC: process FILE MY_FILE : text open read_mode is <путь к файлу\имя>; VARIABLE MY_FILE_LINE : line; VARIABLE MY_FILE_DWORD : std_logic_vector(31 downto 0); begin . . . if <ваше некое условие> and not endfile(MY_FILE) then readline(MY_FILE, MY_FILE_LINE); read(MY_FILE_LINE, MY_FILE_DWORD); end if; . . . end process; В указанном package определены процедуры записи и чтения данных типов, не совпадающих со стандартным package'м STD.TEXTIO. Удачи. CASTutil.zip

Хорошо бы взглянуть на исходный проект (HDL / Schematic). Маловато исходных данных для анализа...

А в чем отличие "заплатки к retail-версии в" от официальной заплатки? <{POST_SNAPBACK}> Ни в чем. Версий две - web и retail (официальная). Залил для официальной.