bva_rzn
-
Постов
30 -
Зарегистрирован
-
Посещение
Информация о bva_rzn
-
Звание
Участник
Посетители профиля
862 просмотра профиля
-
AXI4 vdma
bva_rzn опубликовал тема в Системы на ПЛИС - System on a Programmable Chip (SoPC)
Доброе утро. Вопрос про настройки IP блоков плата VC707. Среда Vivado 2017. Запускаю вывод изображения из внешней память DDR3 на AVD7511. С DDR3 работау через MIG. Выход MIG через AXI Interrconnect подключён к AXI4-VDMA (линии M_AXI_MM2S и M_AXI_S2MM). Линия M_AXIS_MM2S подключается к video_in блока axi4-stream-video-out. Сигналы на AVD формирую при помощи axi4-stream-video-out. Временные интервалы hsync и vsync формируются при помощи Video Timing Controlle и поступают на axi4-stream-video-out. axi4-stream-video-out работает в режиме slave. На aclk axi4-stream-video-out поступают 200 МГц, которые так же поступают на входы m_axis_mm2s_aclk блока axi_vdma. На вход clk На VTG подаю 50 МГц. ILA подключаю на линии M_AXIS_MM2S (axi4_vdma) и vtiming_out (VTC). И здесь возникли вопросы: 1) Как настроить AXI4-VDMA из uB для передачи данных из DDR3 на линию M_AXIS_MM2S? 2) На линии vtiming_out ничего не меняется. Спасибо.
-
Вопрос по TQ
bva_rzn опубликовал тема в Среды разработки - обсуждаем САПРы
Добрый вечер. С TQ только начинаю разбираться. За основу взял пример от уважаемого des00. Подключаю к Cyclone IV ADS5232. Частота дискретизации 20 МГц. Подключаю по схеме Source-Synchronus Input. В качестве tco взял сигнал готовности данных tdv: min 20 нс, max 30 нс. Для начала задержку в проводниках не учитываю. В проекте также используется частота 80 МГц, полученная из входной 20 МГц при помощи pll в режиме normal mode. Конгстрейны следующие: set_time_format -unit ns -decimal_places 3 create_clock -name {SMA_CLKIN} -period 50.000 -waveform { 0.000 25.000 } [get_ports {SMA_CLKIN}] create_clock -name {VIRT_CLKIN} -period 50.000 -waveform { 0.000 25.000 } create_generated_clock -name {clk_80} -source [get_ports {SMA_CLKIN}] -multiply_by 4 set_clock_uncertainty -rise_from [get_clocks {clk_80}] -rise_to [get_clocks {clk_80}] 0.020 set_clock_uncertainty -rise_from [get_clocks {clk_80}] -fall_to [get_clocks {clk_80}] 0.020 set_clock_uncertainty -fall_from [get_clocks {clk_80}] -rise_to [get_clocks {clk_80}] 0.020 set_clock_uncertainty -fall_from [get_clocks {clk_80}] -fall_to [get_clocks {clk_80}] 0.020 set_clock_uncertainty -rise_from [get_clocks {SMA_CLKIN}] -rise_to [get_clocks {clk_80}] -setup 0.070 set_clock_uncertainty -rise_from [get_clocks {SMA_CLKIN}] -rise_to [get_clocks {clk_80}] -hold 0.100 set_clock_uncertainty -rise_from [get_clocks {SMA_CLKIN}] -fall_to [get_clocks {clk_80}] -setup 0.070 set_clock_uncertainty -rise_from [get_clocks {SMA_CLKIN}] -fall_to [get_clocks {clk_80}] -hold 0.100 set_clock_uncertainty -rise_from [get_clocks {SMA_CLKIN}] -rise_to [get_clocks {SMA_CLKIN}] 0.020 set_clock_uncertainty -rise_from [get_clocks {SMA_CLKIN}] -fall_to [get_clocks {SMA_CLKIN}] 0.020 set_clock_uncertainty -fall_from [get_clocks {SMA_CLKIN}] -rise_to [get_clocks {clk_80}] -setup 0.070 set_clock_uncertainty -fall_from [get_clocks {SMA_CLKIN}] -rise_to [get_clocks {clk_80}] -hold 0.100 set_clock_uncertainty -fall_from [get_clocks {SMA_CLKIN}] -fall_to [get_clocks {clk_80}] -setup 0.070 set_clock_uncertainty -fall_from [get_clocks {SMA_CLKIN}] -fall_to [get_clocks {clk_80}] -hold 0.100 set_clock_uncertainty -fall_from [get_clocks {SMA_CLKIN}] -rise_to [get_clocks {SMA_CLKIN}] 0.020 set_clock_uncertainty -fall_from [get_clocks {SMA_CLKIN}] -fall_to [get_clocks {SMA_CLKIN}] 0.020 set_input_delay -add_delay -max -clock [get_clocks {VIRT_CLKIN}] 30.000 [get_ports {data[*]}] set_input_delay -add_delay -min -clock [get_clocks {VIRT_CLKIN}] 20.000 [get_ports {data[*]}] set_clock_groups -exclusive -group [get_clocks {SMA_CLKIN VIRT_CLKIN}] set_false_path -from [get_clocks {SMA_CLKIN}] -to [get_clocks {clk_80}] set_false_path -from [get_clocks {VIRT_CLKIN}] -to [get_clocks {clk_80}] Проблема в том, что в снимаемых с АЦП данных периодически возникают аномальные выбросы. Хочу понять, куда копать. Вопросы следующие: 1) нужно ли использовать режим работы pll in Source-Synchronus mode? 2) ну и риторический вопрос, правильно ли задал конгстрейны? Спасибо.
-
Обработка данных с АЦП
bva_rzn опубликовал тема в Работаем с ПЛИС, области применения, выбор
Добрый день. Есть АЦП (временная диаграмма в файле) Частота дискретизации 20 МГц. Выход DV используется для тактирования ПЛИС (Cyclone IV). Параметры t1 = 3.2 nc, t2 = 8.5 nc. Сигнал DV подаю на pll, где делаю две частоты clk_20 (инверсная для DV) и clk_80 (умноженная в 4 раза DV). Конгстреймы: create_clock -name {SMA_CLKIN} -period 50.000 -waveform { 0.000 25.000 } [get_ports {SMA_CLKIN}] create_generated_clock -name {clk_20} -source [get_ports {SMA_CLKIN}] -phase 180.000 -master_clock {SMA_CLKIN} [get_pins {p|altpll_component|auto_generated|pll1|clk[1]}] create_generated_clock -name {clk_80} -source [get_ports {SMA_CLKIN}] -multiply_by 4 -master_clock {SMA_CLKIN} [get_pins {p|altpll_component|auto_generated|pll1|clk[0]}] derive_clock_uncertainty set_input_delay -add_delay -max -clock [get_clocks {clk_20}] 8.500 [get_ports {data_ADC[*]}] set_input_delay -add_delay -min -clock [get_clocks {clk_20}] 3.200 [get_ports {data_ADC[*]}] set_clock_groups -exclusive -group {clk_20} set_clock_groups -exclusive -group {clk_80} Обработка данных от АЦП идёт в двух модулях по положительному фронту клока clk_20 и кроме того данные сохраняются в двухпортовой ОЗУ: ram_dual_port R1( .data({{4'b0},data_ADC}), .rdaddress(adRAMr), .rdclock(clk_80), .rden(1'b1), .wraddress(adRAMw), .wrclock(clk_20), .wren(1'b1), .q(wq_x)); Подскажите, пожалуйста, правильно ли составлены конгсреймы? Спасибо.
-
Иголки
bva_rzn опубликовал тема в Языки проектирования на ПЛИС (FPGA)
Добрый день. Есть модуль, написанный на verilog, среда quartus 11, моделирование выполняется в model_sim_6_5. Запускаю RTL симуляцию - работает. Запускаю Gate Level симуляцию - появляются иголки на каждом клоке. Текст модуля: .... always @(posedge clk) begin if(!reset) .... else begin r_Ac <= {{2{Ac[11]}},{Ac[10:0]},{5'b00000}}; r_As <= {{2{As[11]}},{As[10:0]},{5'b00000}}; sub1res <= r_Ac - U0_fixed; sub2res <= r_As - U1_fixed; m1res <= sub1res * a1_fixed; m2res <= sub2res * a2_fixed; r_m1_out <= m1res[33:16]; r_m2_out <= m2res[36:16]; r1 <= r_m1_out; m3res <= r_m1_out * t_fixed; r4 <= r_m2_out; r2 <= r1; r_m3_out <= {{1{m3res[35]}},{m3res[35:16]}}; r7 <= r4; r3 <= r2; sub3res <= r7 - r_m3_out; r5 <= sub3res[17:0]; r6 <= r3; r8 <= r6; r9 <= r5; m4res <= r5 * r8; // (4.32) m5res <= r6 * r9; // (4.32) m6res <= r6 * r8; // (4.32) m7res <= r9 * r5; // (4.32) sub4res <= m4res - m5res; add1res <= m6res + m7res; data_out1 <= sub4res[33:16]; data_out2 <= add1res[33:16]; end end В veriloge пока не особо силён, если я правильно понимаю в схеме появляется комбинаторная логика. Идея борьбы с иголками понятна: привязка к клоку и использование синхронных регистров. Вроде так и делаю. Подскажите, пожалуйства, в чём может быть проблема? В прикреплённых файлах - результаты моделирования. Спасибо.
-
Помогите с конгстреймами
bva_rzn опубликовал тема в Работаем с ПЛИС, области применения, выбор
Добрый вечер. Помогите с конгстреймом. Есть параллельный АЦП (25 МГц).Его тактирую от отдельного кварцевого генератора. С АЦП сигнал валидности данных (DV) тактирует ПЛИС (DE0-nano, Cyclone IV). Этот сигнал завожу на pll получаю 50 МГц и использую его для тактирования в SignalTap. Вот код: module Main (input clk,input [11:0] data_ADC,output clk_25,output clk_50,output lock,output [7:0] data); reg [7:0] tmp; reg [15:0] cont; pll pll1(.inclk0(clk),.c0(clk_25),.c1(clk_50),.locked(lock)); always @(posedge clk_25) begin if(lock) begin cont <= cont + 1'b1; if(cont == 16'b1111111111111111) tmp <= tmp + 1'b1; end end reg [11 : 0] adc_io_reg; reg [11 : 0] adc_reg; always @(negedge clk_25) begin if(lock) {adc_reg, adc_io_reg} <= {adc_io_reg,data_ADC}; end assign data = tmp; endmodule Файл sdc: set_time_format -unit ns -decimal_places 3 derive_clock_uncertainty create_clock -period 40.000 -name {clk} [get_ports {clk}] create_clock -period 40.000 -name {virt_clk} set_clock_groups -exclusive -group {clk virt_clk} derive_pll_clocks Вопрос: как описать описать тактирование по заднему фронту? Или сдвитуть по фазе clk_25? Как тогда описать? В SignalTap идёт один мусор. Спасибо.
