slim

Всё, увидел! блочная видимо собирается из RAMB16_Sхх а распределенная из RAM32X1S и RAM16X1S. :)

Да это понятно, просто вопрос изначально был в том что синтезируется однопортовая а на схеме 2-х портовая, как бы несколько не логично :07:

Да не страшно )). На самом деле меня этот вопрос интересует с точки зрения использования лишних ресурсов, ведь всяко двухпортовая память жрет ресурсов больше чем однопортовая. В моем проекте это не критично но на будущее хотелось бы канешно знать как всетаки избежать таких нестыковок.

дык пишет же что distributed RAM т.е. распределенная (или я не прав)???

Вопроос собственно в следующем: cинтезатор синтезирует память, в репорте пишет что она однопортовая HDL Synthesis Report Macro Statistics # LUT RAMs : 1 200x8-bit single-port distributed RAM : 1 # ROMs : 1 256x16-bit ROM : 1 # Multipliers : 2 16x8-bit multiplier : 2 но открываю Schematic Viewer а там нарисована двухпортовая хотя видно что второй порт у нее никак не используется, так вот в чем собственно ошибка или так и должно быть ответьте кто в курсе )).

То есть в моем случае для сложения 2-х 8-ми битных числа(они беззнаковые) нужно их "переделать" в два 9-битных с нулем в старшем разряде - я прально понял? И еще на счет сложения без конвертации в целое у меня подключены: use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; чего не достает чтоб складывать (и наверна тогда уж и умножать :) ) без конвертации?

Есть два STD_LOGIC_VECTORа разрядностью 8 бит, я их конвертирую CONV_INTEGER в INTEGER и складываю между собой. по идее после сложения 2-х 8-ми битных чисел может получиться 9-и битное чило,но при синтезе видно что на выходе сумматора получается опять 8-ми битное. ниче не пойму что делаю не так. И еще вопрос насколько корректно (и эффективно) для синтеза тройное складывание т.е. А<=B+C+D ??? Заранее всем благодарен :)

CodeWarrior1241: спасибо огромное, только мне на самом деле не DDR SDRAM был нужен а обыкновенный =). на самом деле выложенный пример подробно прокаментирован, так что буду переделывать под себя =) Doka: тоже спасибо=)

да, был бы очень признателен, если бы выложили =) (а у вас случайно нет кода контролера SDRAM на VHDL)

Кто нибудь в курсе где можно взять примеры которые идут вместе со Starter Kit, конкретно интересуют примеры для Spartan3 (охота посмотреть для общего развития) :) .

а задержки на нем не будет?

есть вход и выход у компонента. хочу их просто соеденить (внутри схемы компонента) но просто так это не удается потому что у провода атрибут либо in либо out либо inout, поэтому вход и выход соединяются через некий alias, который я никак не могу найти в доступных компонентах. может там нужно чето в свойсвах подкрутить?

чето никак не получается присоединить вход на выход т.е. чтоб сигнал шел на сквозь в создаваемом мной компоненте. из синтезируемых схем видно что в таких ситуациях между входом и выходом синтезатор ставит некий ALIAS, но как его подключить(ну т.е. найти в доступных компонентах) ума не приложу. :05:

На самом деле это время варьируется в пределах от 100нс до 350нс, что в свою очередь тоже не понятно почему :unsure:

Люди, подскажите как разобраться с этой проблемой: отконфигурировал его с помощью их родной программки 13806cfg.exe, на сто раз проверил правильность всех конфигурациооных регистров, получил изображение, но вся загвоздка в том, что частоту кадров больше чем 6Гц получить не удается ибо контроллер выставляет очень долгий #WAIT (порядка 350 нс). Какие-либо попытки уменьшить это время оказались безуспешными. Может быть уже ктонибудь сталкивался с этой проблемой?