реклама на сайте
подробности

 
 
2 страниц V   1 2 >  
Reply to this topicStart new topic
> Kintex UltraScale SERDES, Проблема с Pulse Width
BSACPLD
сообщение May 2 2018, 09:25
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 365
Регистрация: 24-07-05
Из: Москва
Пользователь №: 7 056



Коллеги, пытаюсь запустить SERDES на 800МГц, но никак не могу победить разваливающиеся времянки.
Тактирование SERDES сделал от внешнего клока. И выскочастотный и низкочастотный клоки получаю посредством примитивов BUFGCE_DIV.
В документации Xilinx вроде именно так и рекомендуют делать.
Частоты вроде небольшие, но чтобы я ни пробовал писать в констрейнах, все время получаю ругань на Pulse Width.
Прошу совета у товарицей имеющих опыт запуска этих SERDES на подобные или более высокие частоты.
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение May 2 2018, 09:31
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 727
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(BSACPLD @ May 2 2018, 12:25) *
Коллеги, пытаюсь запустить SERDES на 800МГц, но никак не могу победить разваливающиеся времянки.
Тактирование SERDES сделал от внешнего клока. И выскочастотный и низкочастотный клоки получаю посредством примитивов BUFGCE_DIV.
В документации Xilinx вроде именно так и рекомендуют делать.
Частоты вроде небольшие, но чтобы я ни пробовал писать в констрейнах, все время получаю ругань на Pulse Width.
Прошу совета у товарицей имеющих опыт запуска этих SERDES на подобные или более высокие частоты.
Мои прикидки на пальцах для обычного кинтекса давали границу в районе 250Мгц. После которой необходима динамическая подстрока этого самого serdes.

Т.е. иными словами при фиксированной задержке в idelay можно работать на частотах ниже 250 Мгц. Выше нужно как то её крутить.
Go to the top of the page
 
+Quote Post
BSACPLD
сообщение May 2 2018, 09:42
Сообщение #3


Местный
***

Группа: Свой
Сообщений: 365
Регистрация: 24-07-05
Из: Москва
Пользователь №: 7 056



Цитата(MegaVolt @ May 2 2018, 12:31) *
Мои прикидки на пальцах для обычного кинтекса давали границу в районе 250Мгц. После которой необходима динамическая подстрока этого самого serdes.

Т.е. иными словами при фиксированной задержке в idelay можно работать на частотах ниже 250 Мгц. Выше нужно как то её крутить.

Немного странно, т.к. даже на Cyclone IV я без проблем получал 800МГц без всяких ухищрений. А здесь намного более шустрый чип.
Под динамической подстройкой Вы имели ввиду фазовые соотношения между низкочастотным и высокочастотным клоком?
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение May 2 2018, 09:42
Сообщение #4


Знающий
****

Группа: Свой
Сообщений: 727
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



речь шла про 250 DDR
Go to the top of the page
 
+Quote Post
BSACPLD
сообщение May 2 2018, 09:44
Сообщение #5


Местный
***

Группа: Свой
Сообщений: 365
Регистрация: 24-07-05
Из: Москва
Пользователь №: 7 056



Цитата(MegaVolt @ May 2 2018, 12:42) *
речь шла про 250 DDR

Я здесь пытаюсь использовать OSERDESE3. Он может работать 4x или 8x.
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение May 2 2018, 09:45
Сообщение #6


Знающий
****

Группа: Свой
Сообщений: 727
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(BSACPLD @ May 2 2018, 12:42) *
Немного странно, т.к. даже на Cyclone IV я без проблем получал 800МГц без всяких ухищрений. А здесь намного более шустрый чип.
Под динамической подстройкой Вы имели ввиду фазовые соотношения между низкочастотным и высокочастотным клоком?

Я говорю лишь про свой опыт. Т.е. может быть можно и без ухищрений но я не нашёл как.

Про подстройку речь идёт про подбор входной задержки линий данных так чтобы клок попадал в середину окна данных.
И делать это с некоторой регулярностью.

Цитата(BSACPLD @ May 2 2018, 12:44) *
Я здесь пытаюсь использовать OSERDESE3. Он может работать 4x или 8x.
Внутреннее деление роли не играет. Я говорил про входную частоту.
Go to the top of the page
 
+Quote Post
blackfin
сообщение May 2 2018, 09:54
Сообщение #7


Гуру
******

Группа: Свой
Сообщений: 3 040
Регистрация: 18-04-05
Пользователь №: 4 261



Цитата(BSACPLD @ May 2 2018, 12:25) *
Коллеги, пытаюсь запустить SERDES на 800МГц, но никак не могу победить разваливающиеся времянки.
Тактирование SERDES сделал от внешнего клока. И выскочастотный и низкочастотный клоки получаю посредством примитивов BUFGCE_DIV.

Вы бы хотя бы указали тип вывода: HP или HR, напряжение питания банка и тип вывода клока: MRCC или SRCC.

Полезные ссылки: xapp585, xapp1064.
Go to the top of the page
 
+Quote Post
BSACPLD
сообщение May 2 2018, 09:57
Сообщение #8


Местный
***

Группа: Свой
Сообщений: 365
Регистрация: 24-07-05
Из: Москва
Пользователь №: 7 056



У меня здесь немного другая проблема.
SERDES работает на выход и используется для грубой подстройки фазы выходного сигнала.
Точную подстройку я делаю через ODELAY.
Проблема с Pulse Width именно со стороны выскочастотного клока заходящего на SERDES.
Именно на него ругается Timing Analyzer.
Клоки для SERDES:
CODE

IBUFDS #(
.DQS_BIAS("FALSE") // (FALSE, TRUE)
)

ibufds_clk_800MHz (
.I (clk_800MHz_p),
.IB (clk_800MHz_n),
.O (clk_800MHz)
) ;

BUFGCE_DIV #(
.BUFGCE_DIVIDE (4),
.IS_CE_INVERTED (1'b0),
.IS_CLR_INVERTED (1'b0),
.IS_I_INVERTED (1'b0)
)

bufg_clk_sys (
.I (clk_800MHz),
.CE (1'b1),
.CLR (1'b0),
.O (clk_sys)
) ;

BUFGCE_DIV #(
.BUFGCE_DIVIDE (1),
.IS_CE_INVERTED (1'b0),
.IS_CLR_INVERTED (1'b0),
.IS_I_INVERTED (1'b0)
)

bufg_clk_io (
.I (clk_800MHz),
.CE (1'b1),
.CLR (1'b0),
.O (clk_io)
) ;

Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение May 2 2018, 10:00
Сообщение #9


Знающий
****

Группа: Свой
Сообщений: 727
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Так речь идёт про выход????? Тогда моё написанное выше можно удалять sad.gif
Go to the top of the page
 
+Quote Post
BSACPLD
сообщение May 2 2018, 10:02
Сообщение #10


Местный
***

Группа: Свой
Сообщений: 365
Регистрация: 24-07-05
Из: Москва
Пользователь №: 7 056



Цитата(blackfin @ May 2 2018, 12:54) *
Вы бы хотя бы указали тип вывода: HP или HR, напряжение питания банка и тип вывода клока: MRCC или SRCC.

Питание 1.8В.
HR
Клок заведен как дифф. пара на GCLK.
Go to the top of the page
 
+Quote Post
blackfin
сообщение May 2 2018, 10:15
Сообщение #11


Гуру
******

Группа: Свой
Сообщений: 3 040
Регистрация: 18-04-05
Пользователь №: 4 261



Цитата(BSACPLD @ May 2 2018, 13:02) *
Питание 1.8В, HR
Клок заведен как дифф. пара на GCLK.

Осталось узнать какой speed grade у кристалла.. biggrin.gif
[attachment=112310:Screensh...13_46_27.jpg]

PS. Для HR частоту 800 МГц вроде как никто и не обещает:
[attachment=112311:Screensh...13_57_11.jpg]
Go to the top of the page
 
+Quote Post
BSACPLD
сообщение May 2 2018, 10:46
Сообщение #12


Местный
***

Группа: Свой
Сообщений: 365
Регистрация: 24-07-05
Из: Москва
Пользователь №: 7 056



Цитата(blackfin @ May 2 2018, 13:15) *
Осталось узнать какой speed grade у кристалла.. biggrin.gif

Блин. Слона то я и не приметил...
У них на DevKit speed grade 2 запаян.
Похоже придется изобретать свой SERDES на связке логика + ODDR с тактированием от 400МГц...
Хотя я так однажды уже делал для Arria GX...

Цитата(blackfin @ May 2 2018, 13:15) *
PS. Для HR частоту 800 МГц вроде как никто и не обещает:

Непосредственно 800МГц мне не нужно.
Мне нужно подстраивать фазу выходного сигнала с шагом 1.25нс.
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение May 2 2018, 11:53
Сообщение #13


Знающий
****

Группа: Свой
Сообщений: 727
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(BSACPLD @ May 2 2018, 13:46) *
Мне нужно подстраивать фазу выходного сигнала с шагом 1.25нс.
В каком диапазоне?
Go to the top of the page
 
+Quote Post
BSACPLD
сообщение May 2 2018, 12:55
Сообщение #14


Местный
***

Группа: Свой
Сообщений: 365
Регистрация: 24-07-05
Из: Москва
Пользователь №: 7 056



Цитата(MegaVolt @ May 2 2018, 14:53) *
В каком диапазоне?

В пределах такта 200МГц, т.е. 5нс = 4 шага.
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение May 2 2018, 13:19
Сообщение #15


Знающий
****

Группа: Свой
Сообщений: 727
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(BSACPLD @ May 2 2018, 15:55) *
В пределах такта 200МГц, т.е. 5нс = 4 шага.
По идее это делается сдвигом тактовой на 90 градусов. В DCM или PLL
Go to the top of the page
 
+Quote Post

2 страниц V   1 2 >
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 16th August 2018 - 09:47
Рейтинг@Mail.ru


Страница сгенерированна за 0.01072 секунд с 7
ELECTRONIX ©2004-2016