Sergiysss 0 10 января, 2017 Опубликовано 10 января, 2017 · Жалоба Наболело пару вопросов по работе с массивами в SystemVerilog: 1) Есть ли разница при синтезе между упакованным двумерным массивом и неупакованным массивом? К примеру logic [31:0] ar1 [256:0] и logic [256:0][31:0]; 2) Можно ли передавать значения массивов между модулями без использования структур: Насколько я понял действия такие: A) Упакованный массив можно использовать как порт модуля ( output logic [255:0][39:0] outstd). Все верно? (при этом возникает лично у меня warning при компиляции) B) Неупакованный массив нельзя использовать как порт модуля, значение массива можно передать путем его упаковки. Тут возникает вопрос: какие есть способы это сделать? Заранее спасибо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Mad_kvmg 0 10 января, 2017 Опубликовано 10 января, 2017 · Жалоба SystemVerilog For Design Second Edition "A Guide to Using SystemVerilog for Hardware Design and Modeling" by Stuart Sutherland и ко. Там фсе написано, о чем Вы спрашиваете. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Realking 0 10 января, 2017 Опубликовано 10 января, 2017 · Жалоба Наболело пару вопросов по работе с массивами в SystemVerilog: 1) Есть ли разница при синтезе между упакованным двумерным массивом и неупакованным массивом? К примеру logic [31:0] ar1 [256:0] и logic [256:0][31:0]; 2) Можно ли передавать значения массивов между модулями без использования структур: Насколько я понял действия такие: A) Упакованный массив можно использовать как порт модуля ( output logic [255:0][39:0] outstd). Все верно? (при этом возникает лично у меня warning при компиляции) B) Неупакованный массив нельзя использовать как порт модуля, значение массива можно передать путем его упаковки. Тут возникает вопрос: какие есть способы это сделать? Заранее спасибо. Неупакованный массив можно использовать как порт модуля главное включить файл в проект Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Sergiysss 0 11 января, 2017 Опубликовано 11 января, 2017 · Жалоба SystemVerilog For Design Second Edition "A Guide to Using SystemVerilog for Hardware Design and Modeling" by Stuart Sutherland и ко. Там фсе написано, о чем Вы спрашиваете. Спасибо! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться