Перейти к содержанию
    

реально ли развести один чип DDR2 BGA-84 0.8mm с FPGA BGA 1.0mm на шестислойке с тремя сигнальными слоями (sig/gnd/sig//pwr/gnd/sig)? чипы располагаются рядом (5-10мм)

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Покажите как ratsnest идут с фпга на память- тогда можно будет точно сказать. Но скорее всего ответ 99% положительный.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

реально ли развести один чип DDR2 BGA-84 0.8mm с FPGA BGA 1.0mm на шестислойке с тремя сигнальными слоями (sig/gnd/sig//pwr/gnd/sig)? чипы располагаются рядом (5-10мм)

 

 

DDR2 не является сильно критичным интерфейсом, думаю проблем особых не будет.

FPGA, как правило, позволяет свапить пины, да и чипу памяти обычно пофиг, куда какие биты приходят.

Так что условия - тепличные.. :biggrin:

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

DDR2 не является сильно критичным интерфейсом, думаю проблем особых не будет.

FPGA, как правило, позволяет свапить пины, да и чипу памяти обычно пофиг, куда какие биты приходят.

запускать планируется DDR2-800 (12.6Gb/s x16 total speed).

я так понял, что свапить можно только биты в каждом байте данных (за исключением DQ0, соответствующих маски и строба) и менять байты местами. плюс есть требования, что байт со своей маской и стробом должен быть уложен в своем слое. итого, если прикинуть с запасом на выравнивание : 1 слой - байт, 2 слой - байт, 3 слой - все остальное (наверное тяжеловато вместить будет, с учетом выравнивания).

EvilWrecker, если вас правильно понял, прилагаю картинку:

image.png

может ли Xilinx MIG помочь мне в мапировании и трассировке (как-то автоматизировать процесс)?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

По порядку:

 

1) У вас 16 битная планка, верно? Отвечено, пропустил

 

2) Для плис не нужно фиксировать первый бит

 

3)Да, желательно один байтлейн уместить в одном слое,

 

4) Да, картинка та которая нужна для оценки

 

5) Да, один байтлейн в одном слое, другой-в другом, и на адрес у вас останется 3 слоя. Итого 3 слоя :laughing:

 

6) С той упаковкой как у вас могут быть проблемы в выравнивании- "автоматика" с вероятностью 99.99% не сработает, а геометрическими преобразованиями вы скорее всего не пользуетесь. Есть риск что не впишетесь в площадь- какая заложена точность выравнивания, какой импеданс трасс(40 или 50) и какая ширина выходит при этом?

 

Вообще мне кажется имеет смысл крутануть плану 90гр против часовой.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

А у вас точно DDR2?

да, Micron MT47H128M16

 

По порядку:

 

1) У вас 16 битная планка, верно?

 

2) Для плис не нужно фиксировать первый бит

 

3)Да, желательно один байтлейн уместить в одном слое,

 

4) Да, картинка та которая нужна для оценки

 

5) Да, один байтлейн в одном слое, другой-в другом, и на адрес у вас останется 3 слоя. Итого 3 слоя :laughing:

 

6) С той упаковкой как у вас могут быть проблемы в выравнивании- "автоматика" с вероятностью 99.99% не сработает, а геометрическими преобразованиями вы скорее всего не пользуетесь. Есть риск что не впишетесь в площадь- какая заложена точность выравнивания, какой импеданс трасс(40 или 50) и какая ширина выходит при этом?

 

Вообще мне кажется имеет смысл крутануть плану 90гр против часовой.

1) Да, 16 бит.

2) Хм, если так, то круто

...

6) трассы 50 Ом 0.1 мм

повернуть не хватает места, плюс сделал так из соображений что шина данных была как можно ближе к плисе

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

повернуть не хватает места, плюс сделал так из соображений что шина данных была как можно ближе к плисе

 

Да ладно? А можно посмотреть то что слегка ниже планки(препятствие)? Должно влезать. Что касается толщины- 0.1мм это нормально. С какой точностью собираетесь выравнивать?

 

Супер близкий байтлейн к плис можете и не выровнять нормально.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Да ладно? А можно посмотреть то что слегка ниже планки(препятствие)? Должно влезать. Что касается толщины- 0.1мм это нормально. С какой точностью собираетесь выравнивать?

 

Супер близкий байтлейн к плис можете и не выровнять нормально.

data 200mils

addres/command/control 50mils

в старом проекте +/-2ps

 

вот если развернуть:

image.png

 

кстати вопрос, равнять участок линии от пина ПЛИС до пина памяти, а участок трассы от пина памяти до резистора подтяжки к VTT игнорируется, верно?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

При таком положении не хватит слоев протянуть сигналы на левые три ряда.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Не видно что внизу все равно- но уверен что все встает без проблем: в указанную точность при таком развороте уложитесь без проблем. Если без разворота- скорее всего нет.

 

При таком положении не хватит слоев протянуть сигналы на левые три ряда.

 

Только если все из них вести между шарами планки.

 

кстати вопрос, равнять участок линии от пина ПЛИС до пина памяти, а участок трассы от пина памяти до резистора подтяжки к VTT игнорируется, верно?

Да.

 

А целиком платку можете показать?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

...участок трассы от пина памяти до резистора подтяжки к VTT игнорируется, верно?

 

Не совсем игнорируется, обычно есть ограничение на макс. длину, но его не выполнить надо еще суметь.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Не совсем игнорируется, обычно есть ограничение на макс. длину, но его не выполнить надо еще суметь.

 

Даже и комментировать смысла нет :biggrin: В смысле, добавить нечего- а уж в случае DDR2 и подавно.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Так может лучше тогда промолчать? Или прет просто безудержно?

 

Кстати, в случае с одним чипом терминаторы не являются обязательными.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Кстати, в случае с одним чипом терминаторы не являются обязательными.

на множестве xilinx китов стоит один чип DDR2, но терминируют.

вот, к примеру SP601:

image.png

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...