реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> как на verilog описать posedge n negrdge, не клокового тактового сигнала
addi II
сообщение Feb 19 2018, 06:10
Сообщение #1


Местный
***

Группа: Участник
Сообщений: 271
Регистрация: 1-02-16
Пользователь №: 90 294



Здравствуйте!

Подскажите пожалуйста, кто знает, самый простой способ на verilog описать posedge n negrdge не клокового тактового сигнала

Загвозка как описать предыдущее состояние так чтобы понял синтезатор\
Я как уже не пробовал но вивадовский синтезатор не понимат (
Go to the top of the page
 
+Quote Post
AVR
сообщение Feb 19 2018, 06:12
Сообщение #2


фанат Linux'а
*****

Группа: Свой
Сообщений: 1 298
Регистрация: 23-10-05
Из: SPB.RU
Пользователь №: 10 008



Цитата(addi II @ Feb 19 2018, 09:10) *
Загвозка как описать предыдущее состояние так чтобы понял синтезатор\
Я как уже не пробовал но вивадовский синтезатор не понимат (

Синтезатор может не понимать, если ПЛИС не поддерживает такой режим работы.
Кто сказал, что там ячейка не работает либо только от posedge либо только negedge?


--------------------
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Feb 19 2018, 06:51
Сообщение #3


В поисках себя...
****

Группа: Свой
Сообщений: 670
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140



В простейшем случае находите обычным детектором фронта передний фронт сигнала, и задний фронт сигнала.
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Feb 19 2018, 06:56
Сообщение #4


Профессионал
*****

Группа: Свой
Сообщений: 1 127
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!
Цитата(addi II @ Feb 19 2018, 09:10) *
...
Подскажите пожалуйста, кто знает, самый простой способ на verilog описать posedge n negrdge не клокового тактового сигнала

Загвозка как описать предыдущее состояние так чтобы понял синтезатор\
Я как уже не пробовал но вивадовский синтезатор не понимат (
Вы бы чуть яснее объяснили что хотите. А то не только синтезатор но и экстрасенсы в замешательстве.
Вам нужно выделить фронты входного сигнала din? Если да то тогда так:
Код
logic din_old;
logic din_pos;
logic din_neg;

assign din_pos =  din && ~din_old;
assign din_neg = ~din &&  din_old;

always_ff @(posedge clk) begin
  din_old <= din;
end

Естественно предполагается что din уже засинхронизирован на clk.

Удачи! Rob.
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 18th July 2018 - 18:02
Рейтинг@Mail.ru


Страница сгенерированна за 0.00978 секунд с 7
ELECTRONIX ©2004-2016