Перейти к содержанию
    

MobyDick

Свой
  • Постов

    63
  • Зарегистрирован

Репутация

0 Обычный

Информация о MobyDick

  • Звание
    Участник
    Участник
  • День рождения 12.05.1971

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

1 820 просмотров профиля
  1. Можно и так, если потом отбрасывать последний дибит. Формально нужно считать дибиты и разделять CRS_DV на CRS и RX_DV:
  2. Такое поведение CRS_DV описано в RMII Specification Rev. 1.2 Можно также посмотреть, например, в "AN-1405 DP83848 Single 10/100 Mb/s Ethernet Transceiver RMII Mode"
  3. AT45DB081D to AT45DB081Е

    На всякий случай отмечу, что в том документе они умалчивают об ещё одном различии: - в ревизии "D" было "All inputs (SI, SCK, CS#, WP#, and RESET#) are guaranteed by design to be 5-Volt tolerant" (-0.6V to +6.25V); - в ревизии "E" стало "-0.6V to VCC + 0.6V"
  4. Видимо, имеется в виду эта тема: Проблема с БайтБластером в Квартусе (Смешанная JТАG - цепочка)
  5. Не знаю, как насчёт купить, но что касается - есть ещё, как минимум, HIGHLAND (SHENZHEN) ELECTRONICS CO., LTD (на русском языке в том числе).
  6. Проверил с EP3C40F324C6 в Q72sp2 - компилирует без ошибок в т.ч. в "active parallel" .qsf не руками ли правите? Кроме CYCLONEII_RESERVE_NCEO_AFTER_CONFIGURATION (используется для CII и CIII), была ещё RESERVE_NCEO_AFTER_CONFIGURATION
  7. Во II-x и III-x CYCLONE'ах (в отличие от I-х) вывод nCEO может использоваться в User mode в качестве обычного I/O: Assignments -> Device -> Device and Pin Options -> Dual-Purpose Pins: nCEO => Use as regular I/O
  8. Quartus II Handbook -> Volume 1: Design and Synthesis -> Section II. Design Guidelines -> Chapter 6 -> Recommended HDL Coding Styles (603KB)
  9. Вопрос о снятии ограничения на размещение в Альтеровских матрицах недифференциальных выводов рядом с дифференциальными (например, стандартов "2.5V" и "LVDS") поднимался неоднократно. Ранее для решения этой проблемы предлагалось патчить один из файлов в Квартусе. Как выяснилось, легальное решение проблемы уже давно существует (упоминается, по крайней мере, ещё в Help'е Квартуса 4.1). Нужно указать в Assignment Editor для недифференциального вывода опцию Toggle Rate = 0 MHz (или в .qsf-файле: set_instance_assignment -name TOGGLE_RATE "0 MHz" -to SingleEndedPin). Этот же метод можно применить при необходимости использования выводов по соседству со входом VREF. Вопрос неоднократно освещался в Альтеровской "Knowledge Database" (например, Solution ID rd08042004_1048,rd05052003_3407,rd06012004_4535) См.также: - AN 466 - Cyclone III Design Guidelines (Board Design Considerations > I/O Consideration > Pad Placement Consideration) - Quartus II Settings File Reference Manual (Fitter Assignments > TOGGLE_RATE).
  10. Открылся пару месяцев тому назад. Обсуждаемые темы - FPGA, CPLD, Quartus & 3rd-party EDA, NIOS, IP cores... www.alteraforum.com
  11. С юбилеем! :tort: Мы помогаем форуму - форум помогает нам! :beer: За взаимовыгодное сотрудничество! :beer:
  12. Для VHDL и Verilog - посмотрите в сторону Notepad++:
  13. У Альтеры есть документ: "altclkctrl Megafunction User Guide" (ug_altclock_mf.pdf) - полезной информации там побольше, чем в HELPе Квартуса и в Циклоновской доке. В частности:
×
×
  • Создать...