PCBExp 0 16 января, 2017 Опубликовано 16 января, 2017 (изменено) · Жалоба Есть схема: ARM Cortex A9 + 2 чипа DDR3L + терминатор на LDO. Память работает на частоте 400 MHz (800 -Data Rate). Период тактовой частоты 2.5 наносекунды. Настроил САПР PCB. Вижу задержки распространения на всех сигналах которые FLY-TO (те что обходят по очереди CPU>чип1>чип2>терминатор. Задержка в диапазон от 0.39 до 0.57 наносекунды. Могу их привести к "окну" например от 0.41 до 0.42 на всех линиях. То есть разница будет 0.01 наносекунды. Это сравнительно несложно - минут 30 ручного рисования. Если нужно точнее - время растет по экспоненте . Хочу понять насколько это целесообразно и если целесообразно то какое значение "разбега" задержек допустимое. Речь только про сигналы адреса/управления/клока. На линиях данных задержка везде фиксированная - 0.116 наносекунды на всех линиях. Изменено 16 января, 2017 пользователем PCBExp Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
