lait33

не за что, а ROW и Column. вы какие значения вставили? ROW = 12 Column = 9 или ROW = 13 Column = 9?

ну судя по функциональной схеме из даташита 2M*16*4 банка = 128 я с такой памятью ни разу не работал, а толкьо с ddr3 и толкьо с Xilinx, но если предположить, что они схожи,то ,как я знаю в ддр3, записывают данные байтами и получается, что 12бит адреса = 4 095 байт т.е =32 760 бит, а значит 16*32000*4 банка = 128Mb и получается, что вы все верно рассчитали) а если мы добавим еще 13-ый бит адреса, то получится в два раза больше, а память-то на 128... И еще у вас конечный адрес = FF FFFF - это и есть равно 16 Мбит, а должно быть = 7A1 2000 . у xilinxa есть функция обновить адресное пространство, возможно и у alter-ы есть что-то подобно или попробуйте вручную исправить

Почему конечный адрес получился 1FF_FFFF, а не 7A1 2000- это как раз и будет 128Mbit Второй вопрос почему на втором скрине в конце получилось 256? и еще по даташиту Row Address: RA0 ~ RA11, Column Address: CA0 ~ CA8 Auto-precharge flag: A10 т.е ROW = 12 Column = 9 У вас даже один банк полностью не заполнился. т.к один банк = 32Mbit, а заполнился на 8Mbit. И по идее тайминги wizzard выставляет сам

попробуй покрутить вот эту настройку в ise лкм implement design => propereties=> в перой вкладке поставить/убрать галку crate io pads from ports

т.е ты EDK проект вставляешь в ise? а не ise проект вставляешь как пользовательское ядро в edk?

перевел ядро в ngc файл, добавил его в netlist и никак это все равно не помогло... Никто не сталкивался с такой проблемой?

А где их посмотреть? И чем они отличаются от обычных комментариев? во всем проекте, того ядра, имеются толкьо стандартные комментарии типо -- © Copyright 2009-2011 Xilinx, Inc. All rights reserved.

я не забыл добавить ngc в netlist т.к его и нет, а есть толкьо vhdl файлы, которые и были добавлены, и пути к ним прописаны в .pao файле. Таким же образом добавлял и другие ядра. Никогда такой проблемы не было.

Есть проект в ise(рабочий), в котором присутствует ip-ядро GTH-transceiver и которое вставлено vhdl файлами. Потребовалось перенести его в EDK проект. Добавлял его, как user ip-ядро. И вот, при компиляции битника, выдает такую ошибку Кто-нибудь сталкивался с такой проблемой? ERROR:NgdBuild:604 - logical block 'sfpdp_0/sfpdp_0' with type 'sfpdp' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, case mismatch between the block name and the edif or ngc file name, or the misspelling of a type name. Symbol 'sfpdp' is not supported in target 'virtex 6'.

ага . значит нужно сделать сравнение(t0-t3) между собой, после каждого такта клока. и куда-то это значение выводить надо почитать, про карты карно...

не понимаю зачемы вы так сложно все пишите. ведь в плисина и так все в тригеры сохраняет. из этого кода вам нужен только алгоритм counter <= counter + '1' if-ом ставите ограничение до сколкьи считать и обнуляете еще добавить ресет, если нужен, только в список чувствительности не забудьте добавить его.

вот рабочая версия только вместо 9-ки 10-ка скорее всего нужно и да всякие after while это несинтезируемые.. используются только для симуляций, а в железе не работает. library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity notand is port ( clock : std_logic; t0 : out std_logic; t1 : out std_logic; t2 : out std_logic; t3 : out std_logic ); end notand; architecture behav of notand is signal counter : std_logic_vector(3 downto 0) := (others => '0'); begin process (clock) begin if rising_edge(clock) then if counter < 9 then counter <= counter + '1'; else counter <= (others =>'0') end if; end if; end process; t0<= counter(0); t1<= counter(1); t2<= counter(2); t3<= counter(3); end behav; ой ; забыл в 29 строке.

Привет всем . имеется не рабочая dd3 на 4gb(там имеется две стороны по 8 на 256mb. нужно выявить какой из 16 является не рабочим) и кит ml605 на virtex6 поручили при помощи него протестить эту dd3. версия ise 14.7 вот в чем вопрос т.к этот кит поддерживает только 2гб поэтому в memory controller в закладке pin selection, ucf прописываются ножки только какой-либо из сторон. загвоздка в этом и заключается, как выбрать вторую сторону этой dd3, чтобы протестить еще вторую сторону на 2gb? для правки ucf использую вот этот мануал xtp052_ml605_schematics возможно ножки DDR3_ODT0, DDR3_ODT1 и DDR3_S0_B, DDR3_S1_В(6-ая страница), и отвечают за выбор стороны т.к каждую из этих пинов можно выбрать только лишь по одному . или DDR3_ODT0 и DDR3_S0_B, или соответственно с единицами. но это только догадки. Если кто знает как выбрать вторую сторону планки памяти, прошу отписаться. Спасибо.

да я уже все перепробывал.... все равно дырки больше получаются.... Хз какой формат выставлять

Привет всем! мне нужно выфризировать двух слойную плату на станке и просверлить дырки. Я делал так через алтиум получал гербер и кидал в copperCAM и получал g-cod. В общем все делал как в видео на ютубе, оно там одно. Но это было давно и, когда я попытался сделать это сейчас, ум не совпадают дырки по размерам. Всегда большие или очень большие. G-cod нужен такой, чтоб читал мак 3. нужны подсказки от тех, кто делает печатные платы на фрезерном станке!