реклама на сайте
подробности

 
 
17 страниц V  < 1 2 3 4 > »   
Reply to this topicStart new topic
> Документация на System Verilog, Сбор документации на SVerilog. И обсуждение тонких моментов синтаксиса
Doka
сообщение Aug 9 2006, 08:05
Сообщение #16


Electrical Engineer
******

Группа: СуперМодераторы
Сообщений: 2 056
Регистрация: 4-10-04
Из: Russia, Moscow
Пользователь №: 778



Цитата(dimasen @ Aug 9 2006, 11:28) *
А кто нить знает, какой софт ещё поддерживает SV? Больше всего интересует этап синтезирования. С симуляцией и верификацией, я уже понял, хорошо справляется МоделСим.

можете объяснить преимущества использования SV перед обычным верилогом именно для синтезируемых описаний?


--------------------
Блог iDoka.ru/
CV linkedin.com/in/iDoka
OpenSource github.com/iDoka
OSHW oshpark.com/profiles/Doka


Never stop thinking...........................
Go to the top of the page
 
+Quote Post
dimasen
сообщение Aug 9 2006, 09:58
Сообщение #17


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



Цитата(Doka @ Aug 9 2006, 12:05) *
можете объяснить преимущества использования SV перед обычным верилогом именно для синтезируемых описаний?

есть несколько моментов которые мне понравились, но это может выглядеть очень ущербным. Повторюсь, я ж только в квартусе с ним работал sad.gif
вот например:
описание входных-выходных портов в модуле:
module ss_smii_rx
(
input aclr,
input rxclk,
input sync,
input rxd,..........)
т.е. теперь надо это писать только однажды.
потом, введение структур, енумерации.
Только я не понял нафига мне структуры если я с ними не могу производить никаких действий т.е. например:
struct {
logic PARITY;
logic[3:0] ADDR;
logic[3:0] DEST;
} pkt_t;

logic [8:0] m;
assign m = pkt_t; (так не прокатит)
assign m = {pkt_t.PARITY, pkt_t.ADDR, pkt_t.DEST}; (можно только так)
надеюсь это всего лишь ущерб квартуса
назначение новых типов:

typedef enum bit [1:0] {sopwait, sfdwait, pack} sm_states; //обозначили новый тип
sm_states state, next_st;//создали 2 переменные с таким типом
потом можно написать так:
assign state = sopwait;

классы:
class Packet ;
bit [3:0] command;
bit [39:0] address;
bit [4:0] master_id;
integer time_requested;
integer time_issued;
integer status;
task clean();
command = 4’h0;
address = 40’h0;
master_id = 5’b0;
endtask
task issue_request( int delay );
... // send request to bus
endtask
endclass
//ещё не работал с ними (хренов квартус smile.gif )

есть теперь оператор инкремента-декремента smile.gif УРА ТОВАРИСЧИ!
for (int = a; a < 10; a++);

объединения:
union {
int i;
shortreal r;
} N;
(не знаю как пользоваться)
ну пока, то что в голову пришло
Go to the top of the page
 
+Quote Post
Doka
сообщение Aug 9 2006, 10:03
Сообщение #18


Electrical Engineer
******

Группа: СуперМодераторы
Сообщений: 2 056
Регистрация: 4-10-04
Из: Russia, Moscow
Пользователь №: 778



Цитата(dimasen @ Aug 9 2006, 13:58) *
вот например:
описание входных-выходных портов в модуле:
module ss_smii_rx
(
input aclr,
input rxclk,
input sync,
input rxd,..........)


я это давно уже юзаю в верилоге2000

а всякие классы.. ну не знаю.. у меня с детства аллергия на всё это ООП..

ну а эквивалент структур в верилоге: это возможность обращаться к любому сигналу любого модуля записью:
имя_экземпляра_компонента.имя_сигнала или имя_модуля.имя_экземпляра_компонента.имя_сигнала


--------------------
Блог iDoka.ru/
CV linkedin.com/in/iDoka
OpenSource github.com/iDoka
OSHW oshpark.com/profiles/Doka


Never stop thinking...........................
Go to the top of the page
 
+Quote Post
dxp
сообщение Aug 9 2006, 10:50
Сообщение #19


Adept
******

Группа: Свой
Сообщений: 3 282
Регистрация: 6-12-04
Из: Novosibirsk
Пользователь №: 1 343



Цитата(Doka @ Aug 9 2006, 17:03) *
ну а эквивалент структур в верилоге: это возможность обращаться к любому сигналу любого модуля записью:
имя_экземпляра_компонента.имя_сигнала или имя_модуля.имя_экземпляра_компонента.имя_сигнала

И какой синтезатор это поддерживает?


--------------------
«Отыщи всему начало, и ты многое поймёшь» К. Прутков
Go to the top of the page
 
+Quote Post
Golikov A.
сообщение Aug 9 2006, 10:52
Сообщение #20


Гуру
******

Группа: Свой
Сообщений: 4 006
Регистрация: 17-02-06
Пользователь №: 14 454



Цитата(dxp @ Aug 9 2006, 14:50) *
Цитата(Doka @ Aug 9 2006, 17:03) *

ну а эквивалент структур в верилоге: это возможность обращаться к любому сигналу любого модуля записью:
имя_экземпляра_компонента.имя_сигнала или имя_модуля.имя_экземпляра_компонента.имя_сигнала

И какой синтезатор это поддерживает?



вы бы лучше сделали бы избранную копию в тему ХHDL для начинающих, книжки тут всякие проскакивали и так далее...
Go to the top of the page
 
+Quote Post
dimasen
сообщение Aug 9 2006, 12:29
Сообщение #21


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



Цитата(Doka @ Aug 9 2006, 14:03) *
я это давно уже юзаю в верилоге2000

а всякие классы.. ну не знаю.. у меня с детства аллергия на всё это ООП..

ну а эквивалент структур в верилоге: это возможность обращаться к любому сигналу любого модуля записью:
имя_экземпляра_компонента.имя_сигнала или имя_модуля.имя_экземпляра_компонента.имя_сигнала

нет такой возможности работы с иерархией в кавртусе.
а Вы чем пользуетесь?
Go to the top of the page
 
+Quote Post
Postoroniy_V
сообщение Aug 9 2006, 12:52
Сообщение #22


МедвеД Инженер I
****

Группа: Свой
Сообщений: 816
Регистрация: 21-10-04
Пользователь №: 951



Цитата(Doka @ Aug 9 2006, 14:03) *
Цитата(dimasen @ Aug 9 2006, 13:58) *
вот например:
описание входных-выходных портов в модуле:
module ss_smii_rx
(
input aclr,
input rxclk,
input sync,
input rxd,..........)


я это давно уже юзаю в верилоге2000

а всякие классы.. ну не знаю.. у меня с детства аллергия на всё это ООП..

ну а эквивалент структур в верилоге: это возможность обращаться к любому сигналу любого модуля записью:
имя_экземпляра_компонента.имя_сигнала или имя_модуля.имя_экземпляра_компонента.имя_сигнала

Может верилог-2001?
вроде есть только стандарты на Verilog-1995, Verilog-2001 и Verilog-2005(SV тоесть)
а полезного в SV (имхо) это нумерованные типы да и interface...думаю остальное так по мелочи


--------------------
Cogito ergo sum
Go to the top of the page
 
+Quote Post
iMiKE
сообщение Aug 9 2006, 14:10
Сообщение #23


Частый гость
**

Группа: Свой
Сообщений: 121
Регистрация: 8-05-05
Из: Новосибирск
Пользователь №: 4 824



Хмм.. а по-моему нчинается что-то вроде "зачем ваш СиПлюсПлюс (ООП), когда есть Си", ровно столько же смысла в этом и ровно те же доводы. ООП это ООП, вы погодите, скоро ещё какое-нибудь сервисное программирование для моделирования придумают :-)

Но, по-моему, нет никаких сомнений, что за СистемВерилог/СистемСи будущее!
Go to the top of the page
 
+Quote Post
dimasen
сообщение Aug 9 2006, 15:08
Сообщение #24


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



Цитата(Postoroniy_V @ Aug 9 2006, 16:52) *
Может верилог-2001?
вроде есть только стандарты на Verilog-1995, Verilog-2001 и Verilog-2005(SV тоесть)
а полезного в SV (имхо) это нумерованные типы да и interface...думаю остальное так по мелочи

ещё существует какая-то фича для выставления приоритетов CASE
т.е. указываешь есть ли приоритет в твоем CASE или нет (unique или priority)

always_comb
begin
next_state = state;
unique case(state)
red: if (sensor = 1) next_state = green;
yellow: if (yellow_downcnt = 0) next_state = red;
green: if (green_downcnt = 0) next_state = yellow;
endcase
end
Go to the top of the page
 
+Quote Post
Doka
сообщение Aug 9 2006, 16:10
Сообщение #25


Electrical Engineer
******

Группа: СуперМодераторы
Сообщений: 2 056
Регистрация: 4-10-04
Из: Russia, Moscow
Пользователь №: 778



to dxp & dimasen
постараюсь ответить на оба вопроса

Прикрепленное изображение

PS: и еще насчет версий: это всё во многом условно. Могу показать официальный документ именуемый IEEE 1364.1-2002


--------------------
Блог iDoka.ru/
CV linkedin.com/in/iDoka
OpenSource github.com/iDoka
OSHW oshpark.com/profiles/Doka


Never stop thinking...........................
Go to the top of the page
 
+Quote Post
dimasen
сообщение Aug 9 2006, 17:50
Сообщение #26


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



Цитата(Doka @ Aug 9 2006, 20:10) *
постараюсь ответить на оба вопроса
PS: и еще насчет версий: это всё во многом условно. Могу показать официальный документ именуемый IEEE 1364.1-2002

Ну надо же! Первый раз вижу! blink.gif И ключевые слова какие-то уж очень новые(дополнительные) smile.gif
Go to the top of the page
 
+Quote Post
dxp
сообщение Aug 10 2006, 04:17
Сообщение #27


Adept
******

Группа: Свой
Сообщений: 3 282
Регистрация: 6-12-04
Из: Novosibirsk
Пользователь №: 1 343



Цитата(Doka @ Aug 9 2006, 23:10) *
to dxp & dimasen
постараюсь ответить на оба вопроса

Прикрепленное изображение

PS: и еще насчет версий: это всё во многом условно. Могу показать официальный документ именуемый IEEE 1364.1-2002

И что Вы хотели доказать? Что язык Верилог имеет такую возможность? А кто это оспаривает? Мой вопрос внимательнее перечитайте - какой синтезатор (т.е. на уровне RTL) это поддерживает? Потому, что для нас-то главное именно это, а не абстрактные возможности языка.


--------------------
«Отыщи всему начало, и ты многое поймёшь» К. Прутков
Go to the top of the page
 
+Quote Post
Doka
сообщение Aug 10 2006, 07:19
Сообщение #28


Electrical Engineer
******

Группа: СуперМодераторы
Сообщений: 2 056
Регистрация: 4-10-04
Из: Russia, Moscow
Пользователь №: 778



Цитата(dxp @ Aug 10 2006, 08:17) *
И что Вы хотели доказать? Что язык Верилог имеет такую возможность? А кто это оспаривает? Мой вопрос внимательнее перечитайте - какой синтезатор (т.е. на уровне RTL) это поддерживает? Потому, что для нас-то главное именно это, а не абстрактные возможности языка.


ответьте честно: зачем это вам именно для RTL?
от хорошего стиля кодирования решили перейти к плохому?!


--------------------
Блог iDoka.ru/
CV linkedin.com/in/iDoka
OpenSource github.com/iDoka
OSHW oshpark.com/profiles/Doka


Never stop thinking...........................
Go to the top of the page
 
+Quote Post
iMiKE
сообщение Aug 10 2006, 07:28
Сообщение #29


Частый гость
**

Группа: Свой
Сообщений: 121
Регистрация: 8-05-05
Из: Новосибирск
Пользователь №: 4 824



А кто говорит что ООП это плохой стиль кодига? ИМХО гораздо лучше, чем функциональное, тут и спорить не надо...
Go to the top of the page
 
+Quote Post
dimasen
сообщение Aug 10 2006, 07:29
Сообщение #30


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



О-па! ГРАБЛИ!
в связи с введением инкремента ++ и декремента --, сразу может возникнуть вопрос, вот например счетчик:
------------------------------------------------------------------
reg [3:0] cnt;
always_ff @(posedge clk or posedge aclr)
if (aclr) cnt <= 0;
else cnt++;
------------------------------------------------------------------
каким будет он? с блоковым "ровно" или с неблоковым?
cnt = cnt + 1; или cnt <= cnt + 1;
оказалось что БЛОКОВОЕ! cnt = cnt + 1;
sad.gif долго думал... в чём проблема...
Go to the top of the page
 
+Quote Post

17 страниц V  < 1 2 3 4 > » 
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 23rd March 2017 - 20:07
Рейтинг@Mail.ru


Страница сгенерированна за 0.01514 секунд с 7
ELECTRONIX ©2004-2016