crono

Ничего. Во-первых, они совсем не хитрые, а обычные, а во-вторых, так ведь и ISE требует лицензию. Если есть деньги на ISE, то и на PR можно найти, ну или... Не нужно все перекомпилировать. Нужно перекомпилировать только то, что в партишене Опять неправда. Я, допустим, делал прошивку для теста этого режима, которая моргала светодиодиками на отладочной плате. Так вот в прошивке было два разных алгоритма моргания. Алгоритмы были в виде партишенов (просто два разных фрагмента ПЛИС). И эти партишены хранились в DPRAM самой ПЛИС. Эти DPRAM были сгенерированы в виде ROM и в них были загружены bit-файлы этих партишенов, которые были разведены ранее. И можно было по нажатию кнопки выбрать первый или второй алгоритм (по нажатию кнопки из ROM-ов грузились фрагменты ПЛИС). Получалось, что ПЛИС хранила прошивку самой себя. Но можно было эти куски грузить по любому интерфейсу из вне (у меня просто не было этого интерфейса).

Так и не так. Что мешает разводить один модуль и грузить его в готовую прошивку? Все остальное при этом не меняется и не переразводится. Для тех, кто не умеет пользоваться поиском: pr

Ну вот сейчас я быстренько инструкцию налабаю, а лучше сам весь проект сделаю. Гугла нет?

Тогда Partial Reconfiguration.

Vivado+Hierarchical Design

Тут сказано

Дело Ваше. Но список чувствительности не от скуки же придумали. И если Вы не обращаете, то не значит, что синтезатор не обращает. А чтобы понять, что в итоге его работы происходит при таком стиле -- это надо богатое воображение иметь. Разберитесь с ним и избежите массы проблем в будущем.

Да не-не, точно говорю ерунда. Оно, может и работает но так писать нельзя! Вы и себя запутаете, и результат может оказаться непредсказуем. Почитайте про списки чувствительности в процессах. Почитайте про синхронный и асинхронный сброс в синхронных схемах. Вы ж Ваш модуль, надеюсь, пишете не для того чтоб на его работу в симуляторе смотреть, Вы ж наверняка, хотите, чтоб он синтезировался в ПЛИС. Почитайте ветку

Вам бы для начала с VHDL разобраться. Написана полная ерунда.

Так я ж Вам цифры и навал для конкретной ПЛИС. И, кстати, кит на той же микросхеме задачу не решает. У него очень слабенькие источники по ядру заложены. Максимум тянет 20% от максимально возможной загрузки.

На xc7k325 около 3-3.5 Gh/s

C Partial Reconfiguration, а точнее с Hierarchical Design в таймингах только выиграете (с большой вероятностью). Правда, про Project Mode придется забыть. Все на tcl. Зато можно переразводить не весь проект, а только часть. Вот тут точно по времени выиграете.

Почитайте про Hierarchical Design. UG905. Может, как-то удастся эту технологию применить к Вашей проблеме. Мне удавалось при помощи HD портировать в ПЛИС несколько одинаковых ядер. Результат часто был существенно лучше, чем без HD.

Я сталкивался с этой проблемой. Вообще, vivado после версии 13.4 и до 15.2 вообще неадекватно реагировала на RLOC. Когда хотела учитывала, когда нет - нет. Версия 13.4 тоже не позволяла в некоторых случаях использовать RLOC напрямую. Допустим, ISE один компонент мог разместить внутри одного слайса, а вивадо вдруг говорила, что разместить тот же компонент внутри одного слайса впринципе невозможно: нет ресурсов. Приходилось использовать дополнительные атрибуты. Допустим, BEL. И все равно результат не бы гарантирован заранее. Сплошное шаманство. В вивадо 2015.2 удалось добиться лучшего результата с использованием RLOC при помощи отключения из стадии имплементации опции opt_design. Честно говоря, не стал проверять помогает ли это на других версиях вивадо только потому, что по поводу rloc вел долгую переписку с техподдержкой и они клятвенно обещали, что начиная с версии 2015.2 проблема будет решена.

Пример бы