[enzaime 0]

В общем штука такая в процессе изучения ПЛИС заметил вот какую вещь: по мере уменьшения емкости чипа (total logic elements) начинаются всякие странные вещи. Например, там где должна быть 1 там 0 и наоборот.

Я сделал тестовый проект, в котором виден этот эффект. Использую плату CoreEP4CE10 c ПЛИС EP4CE10F17C8 и тактовым генератором на 50 МГц

 

Реализуется следующее:

n параллельных процессов в которых m раз выполняется * и /

 

проц 1: *,/

проц 2: *,/ *,/

проц 3: *,/ *,/ *,/ *,/

проц 4: *,/ *,/ *,/ *,/ *,/

проц 5: *,/ *,/ *,/ *,/ *,/ *,/

и т.д.

 

каждая ветка описывается так:

 

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all; 
use ieee.std_logic_misc.all;
entity vetka is     
     generic(n:natural:= 10);
     port(
     clk : in STD_LOGIC; 
     a: in std_logic_vector(15 downto 0);  
     r:out std_logic;
     chisl:out std_logic
         );
end vetka;

--}} End of automatically maintained section

architecture arch of vetka is

function vetv (a: std_logic_vector) return std_logic_vector is
variable c: std_logic_vector(29 downto 0);     
begin 
  c := x"000"&"00"&a;
  for i in 1 to n loop    
      c := conv_std_logic_vector(conv_integer©*conv_integer©,30);
      c := conv_std_logic_vector(conv_integer©/conv_integer(c(7 downto 0)),30);  
  end loop;
  return c;
end;     
function merg (d: std_logic_vector) return std_logic is
variable c: std_logic:='0';     
begin 

  for i in 0 to 29 loop    
      c := c or d(i);
  end loop;
  return c;
end;
signal d:std_logic_vector(29 downto 0):=x"0000000"&"00"; 
signal st:std_logic_vector(3 downto 0):=x"0";        

begin                    
    r <= or_reduce(d);
    chisl <= merg(d);
    process(clk)
    begin        
        if(rising_edge(clk)) then    
            
            if(st = x"0") then
                d <= vetv(a);
                st <= x"1";
            end if;
            
            if(st = x"1") then
                st <= x"0";
                d <= conv_std_logic_vector(0,30);
            end if;               
            
        end if;
    end process;

     -- enter your statements here --

end arch;

функция or-reduce(d) регистрирует изменение сигнала d, изменяя своё значение на противоположное при каждом изменении сигнала d.

 

далее генерируются n процессов длины m

 

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity gabage is
     generic(m:natural:=5);
     port(
          clk : in STD_LOGIC;  
          etalon: out std_logic;     
         a: in std_logic_vector(15 downto 0);
         vetv : out STD_LOGIC_vector(m downto 0);
         rez: out std_logic_vector(m downto 0);
         alls: out std_logic
         );
end gabage;

--}} End of automatically maintained section

architecture arch of gabage is
signal etst:std_logic_vector(3 downto 0):=x"0";      
signal et:std_logic:='0'; 
signal vrez:std_logic_vector(m downto 0);
component vetka is     
     generic(n:natural:= 10);
     port(
     clk : in STD_LOGIC; 
     a: in std_logic_vector(15 downto 0);  
     r:out std_logic;
     chisl:out std_logic
         );
end component;     

function merg (d: std_logic_vector) return std_logic is
variable c: std_logic:='0';     
begin 
  c := d(0);
  for i in 1 to m loop    
      c := c and d(i);
  end loop;
  return c;
end;
begin                    
    
    vetv <= vrez;
    etalon <= et;  
    alls <= merg(vrez);
G0: for i in 0 to m generate
    k1:vetka  
        generic map(n => i)
        port map(
        clk => clk,      
        a => a,
        r => vrez(i),
        chisl => rez(i)
        );
end generate;
    process(clk)
    begin        
        if(rising_edge(clk)) then               
            
            if(etst = x"0") then
                et <= '1';
                etst <= x"1";
            end if;             
            
            if(etst = x"1") then
                et <= '0';
                etst <= x"0";
            end if;    
            
        end if;
    end process; 
    

     -- enter your statements here --

end arch;

В общем сначала я думал увидеть задержку выполнения операций для каждого процесса, сравнивая r и etalon увидеть какое-то отставание на каждой ветви от эталона (etalon).

Сигнал alls объединение сигналов готовности через функцию логическое И

 

Да и главный файл:

 

Выходная частота pll 200 МГц входная 50 МГц

 

Вот так это дело работает в симуляторе modelsim (gate level), например, для 8 веток

 

Смотрел работу в чипе с помощью логического анализатора, работающего на частоте 200 МГц (частота выходных сигналов 100 МГц)

 

Если генерировать для 4 ветвей, то всё работает как надо ( правда каких-то задержек я не увидел, возможно, неправильно смотрел)

отчёт компилятора

Вот что отображает логический анализатор

Но если сгенерировать для 8 ветвей, то что-то непонятное происходит картинка сильно отличается от того, что в симуляторе. Сигналы готовности n должны быть равномерными с частотой 100 МГЦ, но по факту бывает так что высокий уровень несколько тактов не сменяется низким, хотя в коде нигде такого не прописано

отчёт компилятора

Я как-то не понимаю почему это происходит. Тоесть понятно что я что-то делаю не так, но вот что именно не понимаю

Может кто сталкивался с чем-то подобным?

Вот ссылка с проектом на яндекс диске https://yadi.sk/d/FEwjHm0G3EwbyD

Изменено 3 марта, 2017 пользователем enzaime

[andrew_b 14]

Извините, я не буду смотреть проект.

Два вопроса:

1. Вы как-то констрейните ваш проект?

2. Что значит "функция or-reduce(d) регистрирует изменение сигнала d, изменяя своё значение на противоположное при каждом изменении сигнала d"? Как вы это делаете? Я всю жизнь думал, что триггер описать функцией нельзя.

[litv 0]

"Я как-то не понимаю почему это происходит. Тоесть понятно что я что-то делаю не так, но вот что именно не понимаю

Может кто сталкивался с чем-то подобным? :a14: "

Вы из программистов что-ли?

Поменьше выкладывайте своих странных исходников - они нам не нужны.

Дело в Ваших очень слабых знаниях по ПЛИС на данный момент.

 

1)Начните с простых блоков.

Douglas_Smith HDL CHIP design.

Счетчики сумматоры. Без всяких for.

2)Научитесь что бы они работали сихронно.

3)Моделирование <> это не проект ПЛИС.

4)Научитесь писать временные ограничения на трассировку ПЛИС.

5)Научитесь выжимать из них максимальную тактовую частоту для ПЛИС.

 

Только потом приходите на форум и рассказывайте что ПЛИС оказывается не работает(ну у меня такое на первом курсе было).

[1891ВМ12Я 0]

Боюсь не смогу помочь с такой проблемой новичка, но абсолютно уверяю: ПЛИС работает предсказуемо при любом объеме логики, если конечно задать для проекта верные констрейны.

[andrewkrot 0]

Попробуйте уменьшить частоту в 10 раз и сравните результат

[enzaime 0]

Только потом приходите на форум и рассказывайте что ПЛИС оказывается не работает(ну у меня такое на первом курсе было).

Да я ПЛИС не обвиняю) Знаю, что сам виноват) Да и где просить совета как не в сообществе у людей, которые шарят?

1)Начните с простых блоков.

Douglas_Smith HDL CHIP design.

Счетчики сумматоры. Без всяких for.

Насчёт for: почему нельзя применять, если это синтезируемая конструкция языка? (как ,например, использование типа real - несинтезируемой конструкции, используемого для симуляции ) И чего это тогда без циклов писать? Писать что-то вроде машины состояний? Это же с ума сойти можно и вообще крыша поехать может

3)Моделирование <> это не проект ПЛИС.

А как же тогда быть, если, например, пишешь прошивку, а ПЛИС под рукой нет, как тогда отлаживать?

 

Извините, я не буду смотреть проект.

Два вопроса:

1. Вы как-то констрейните ваш проект?

2. Что значит "функция or-reduce(d) регистрирует изменение сигнала d, изменяя своё значение на противоположное при каждом изменении сигнала d"? Как вы это делаете? Я всю жизнь думал, что триггер описать функцией нельзя.

Я и не настаивал, на просмотре проекта)

Констрейнить значит задавать временные ограничения? Нет, не задаю(

А почему они не учитываются как-то там автоматически? Я ведь задаю, что частота 200 МГц (в модуле pll), да и в процессе разводки мне никаких ошибок не выдаёт. По типу: так мол и так для такой частоты проект развести не удаётся. Да и косвенно я указал ограничение, задав частоту 200 МГц, т.е. я хочу чтобы в каждом процессе по восходящему фронту операции выполнялись не менее, чем за 5 нс, а тут ещё какие-то констрейны прописывать надо? Моя не понимат(

Насчёт второго: да фиг знает, это функция из библиотеки ieee.std_logic_misc.all; на форуме stackoverflow http://stackoverflow.com/questions/2897338...rray-of-vectors тут чувак, наверно умный, чёт объясняет про неё

Попробуйте уменьшить частоту в 10 раз и сравните результат

Да я интуитивно понимаю что такое может быть, если операция не успевает выполняться за отведенное время, поэтому уменьшение частоты скорее всего устранит проблему. Нет щас возможности проверить( Но почему мне среда не бросает в лицо никаких ошибок? По типу: так мол 200 МГц слишком много для реализации такой логики. А наоборот всё компилирует и файл прошивки создаётся и типа заливай и всё будет ок, а на деле шляпа какая-то выходит(

Изменено 3 марта, 2017 пользователем enzaime

[lexx 0]

Констрейнить - значит выбрать порт тактового сигнала и четко задать его частотут (период и скважность), а также описать задержки по всем in/out портам.

Если частота четко не указано, то что-то на выходе может и получится, но это ерунда. Симуляция будет работать в любом случае, ей все-равно на частоты, поскольку фукция идеальна с точки зрения задержек.

[Timmy 1]

Да я интуитивно понимаю что такое может быть, если операция не успевает выполняться за отведенное время, поэтому уменьшение частоты скорее всего устранит проблему. Нет щас возможности проверить( Но почему мне среда не бросает в лицо никаких ошибок? По типу: так мол 200 МГц слишком много для реализации такой логики. А наоборот всё компилирует и файл прошивки создаётся и типа заливай и всё будет ок, а на деле шляпа какая-то выходит(

Среда "бросает в лицо" предупреждение о неполностью оконстрейненом проекте. И ещё, вероятно, о неоконтрейненом клоке. Но вы же не обращаете внимания на подобные мелочи:).

[andrew_b 14]

Насчёт второго: да фиг знает, это функция из библиотеки ieee.std_logic_misc.all; на форуме stackoverflow http://stackoverflow.com/questions/2897338...rray-of-vectors тут чувак, наверно умный, чёт объясняет про неё

Ну так or_reduce -- это простое многовходовое ИЛИ, а совсем не то, что вы написали:

функция or-reduce(d) регистрирует изменение сигнала d, изменяя своё значение на противоположное при каждом изменении сигнала d

[Golikov 0]

Насчёт for: почему нельзя применять, если это синтезируемая конструкция языка? (как ,например, использование типа real - несинтезируемой конструкции, используемого для симуляции ) И чего это тогда без циклов писать? Писать что-то вроде машины состояний? Это же с ума сойти можно и вообще крыша поехать может

 

это синтезируемая, но не так как вам кажется конструкция:)

Ее надо воспринимать как сокращенная запись. То есть он равносилен просто записи N раз друг за другом тела фора. А дальше так как все происходит одновременно фор просто превращается в больщущую параллельную конструкцию.

 

И да, чтобы создать цикл в "програмистском" смысле надо делать подобие конечного автомата, хоть и простого, но надо...

 

А почему они не учитываются как-то там автоматически? Я ведь задаю, что частота 200 МГц (в модуле pll)

А откуда плис знает, что вы знаете:)? PLL это штука которая задает умножитель, делитель и следит за опорной частотой, но знать эту частоту PLL не надо. Когда вы его вставляли вы ему сообщили клок, но вы сообщили его не PLL модулю, а визарду для расчета параметров. Так что блок просто задал коэффициенты и пошел работать, ему в целом все равно сколько вы на вход потом подадите. Он сделает кратный выход и все.

Теперь надо частоту сообщить еще и анализатору времянок, чтобы он ее кратно распространил на проект. Для этого надо задать констраин с периодом входного клока. А дальше в 80% случаев действительно все произойдет автоматически.

Нюансы есть когда поступают внешние асинхронные сигналы, когда у вас несколько клоков, когда вам надо делать мультициклы и т.п. Но думаю вам пока хватит и просто обконстраинить входной клок.

 

 

 

Еще, на уровне интуиции, мне кажется что вы переоцениваете полученные возможности. Вы понимаете что время за которое сигнал доходит от одного блока до друго внутри ПЛИС все время разное? Оно сильно меняется от температуы и питания. Инструменты по созданию схемы проверяют что этот +- вкладывается в ворота клока, но не более. То есть фактически у вас разрешение задания времянок - это период клока.

Надеюсь вы это понимаете.

[enzaime 0]

Боюсь не смогу помочь с такой проблемой новичка, но абсолютно уверяю: ПЛИС работает предсказуемо при любом объеме логики, если конечно задать для проекта верные констрейны.

А предсказуемо, значит так как в симуляции? Или предсказуемо означает с учётом большого опыта?

Как новичку понять что будет работать, а что нет?

И можно ли как-то просимулировать констрейны? В vhdl, например, есть оператор latency, нужно как-то с ним писать код, чтобы учитывать временные ограничения?

Среда "бросает в лицо" предупреждение о неполностью оконстрейненом проекте. И ещё, вероятно, о неоконтрейненом клоке. Но вы же не обращаете внимания на подобные мелочиsm.gif.

Да действительно что-то там было про клок, но я особо внимания не обратил) Вот если бы за каждый варнинг било бы током, я бы начал суетиться и подозревать что что-то не так)

Еще, на уровне интуиции, мне кажется что вы переоцениваете полученные возможности. Вы понимаете что время за которое сигнал доходит от одного блока до друго внутри ПЛИС все время разное? Оно сильно меняется от температуы и питания. Инструменты по созданию схемы проверяют что этот +- вкладывается в ворота клока, но не более. То есть фактически у вас разрешение задания времянок - это период клока.

Надеюсь вы это понимаете.

В целом понимаю, что с температурой что-то там меняется.

В общем из того, что мне написали я понял, что в симуляции виден идеальный вариант работы, т.е. как будто бы я задал правильно все констрейны

Что надо как-то там ограничивать допустимыми задержками входные и выходные сигналы, задавать параметры тактового сигнала.

И вот тогда всё будет как надо.

 

Чего так сложно-то??? :(

Изменено 4 марта, 2017 пользователем enzaime

[iosifk 3]

И можно ли как-то просимулировать констрейны? В vhdl, например, есть оператор latency, нужно как-то с ним писать код, чтобы учитывать временные ограничения?

Давайте уточним про симуляцию. Вы что именно симулировали? RTL или добавляли в проект sdf-файл задержек, полученный после размещения проекта в кристалле?

 

[enzaime 0]

Давайте уточним про симуляцию. Вы что именно симулировали? RTL или добавляли в проект sdf-файл задержек, полученный после размещения проекта в кристалле?

Давайте) Конечно же без всяких там sdf файлов, только RTL) Я видел, что в меню симуляции в квартусе есть 2 вида: RTL и ещё какая-то (щас посмотреть не могу). Я запускал их обе, но каких-то явных различий не заметил. А sdf файл никакой я не писал и не подключал. Как-то так

Изменено 4 марта, 2017 пользователем enzaime

[iosifk 3]

Давайте) Конечно же без всяких там sdf файлов, только RTL)

Ну так что же Вы от RTL хотите? Он же не понимает, что задержки Вам все портят, констрейнов нет, компилятор живет спойно, Вы ругаете ПЛИСы, а все остальные в недоумении...

 

[enzaime 0]

Ну так что же Вы от RTL хотите? Он же не понимает, что задержки Вам все портят, констрейнов нет, компилятор живет спойно, Вы ругаете ПЛИСы, а все остальные в недоумении...

Сам знаю, что я виноват, но вот потихоньку разбираюсь)

Я вспомнил, второй вид симуляции в quartus называется modelsim gate-level simulation. Это уже симуляция почти как на устройстве? И туда надо как-то подключать sdc файл? И будет ли эта симуляция показывать отличные результаты от RTL симуляции, если sdc файл написан неверно (неправильно заданы констрейны) сейчас к сожалению нет возможности это проверить(