реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> ModelSim - ошибка "A begin/end block was found with an empty body"
justontime
сообщение Dec 26 2017, 03:58
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 246
Регистрация: 6-12-14
Из: СПб
Пользователь №: 84 003



Есть "always @posedge", внутри которого есть, в том числе, следующее:

Код
70 if (Bits[2] & Bits[1] & Bits[0])
71                         begin
73                            BUSY = 1'b0;
73                            MRDY = 1'b0;
74                         end;


Quartus вполне нормально это компилирует, но вот ModelSim выдает ошибку:

* Error: C:/TEST.v(74): A begin/end block was found with an empty body. This is permitted in SystemVerilog, but not permitted in Verilog. Please look for any stray semicolons.

Поиск в интернете решить проблему не смог, поэтому обращаюсь к помощи зала... Что это, и как с этим бороться ???
Go to the top of the page
 
+Quote Post
ViKo
сообщение Dec 26 2017, 04:10
Сообщение #2


Универсальный солдатик
******

Группа: Модераторы
Сообщений: 8 476
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362



; после end уберите
Go to the top of the page
 
+Quote Post
justontime
сообщение Dec 26 2017, 07:16
Сообщение #3


Местный
***

Группа: Свой
Сообщений: 246
Регистрация: 6-12-14
Из: СПб
Пользователь №: 84 003



Цитата(ViKo @ Dec 26 2017, 07:10) *
; после end уберите

Блин, оно же мне нормальным английским языком насчет этого говорило, а я не слушал... Спасибо !
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2018 - 04:32
Рейтинг@Mail.ru


Страница сгенерированна за 0.00999 секунд с 7
ELECTRONIX ©2004-2016