реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Как синтезировать task на Verilog, переместить функционал теста в железо?
_4afc_
сообщение Oct 1 2017, 22:42
Сообщение #1


Профессионал
*****

Группа: Свой
Сообщений: 1 111
Регистрация: 13-10-05
Из: Санкт-Петербург
Пользователь №: 9 565



Есть Verilog Module который тестируется Verilog Test Fixture c использованием Task.

Хочется перенести функционал теста в железо, т.е. нажал кнопку - выполнилась последовательность действий описанная в Task.

Как с наименьшими трудозатратами синтезировать функционал, не переписывая его в стейт-машину?

Может конвертеры какие есть, типа Vivado-HLS, чтобы скормил ему Verilog Test Fixture и получил синтезируемый Verilog Module?
Go to the top of the page
 
+Quote Post
yes
сообщение Oct 2 2017, 11:42
Сообщение #2


Гуру
******

Группа: Свой
Сообщений: 2 011
Регистрация: 23-12-04
Пользователь №: 1 640



Цитата(_4afc_ @ Oct 2 2017, 01:42) *
Есть Verilog Module который тестируется Verilog Test Fixture c использованием Task.

Хочется перенести функционал теста в железо, т.е. нажал кнопку - выполнилась последовательность действий описанная в Task.

Как с наименьшими трудозатратами синтезировать функционал, не переписывая его в стейт-машину?

Может конвертеры какие есть, типа Vivado-HLS, чтобы скормил ему Verilog Test Fixture и получил синтезируемый Verilog Module?

task должен иметь кучу ограничений (не только отсутствие #, но, вроде бы, еще с глобальными переменными низя), чтобы быть синтезируемым. когда-то раньше вообще было нельзя.
полагаю, что автоматического конвертора нету - во первых слишком сложно, во вторых мало кому нужно

Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th November 2017 - 09:33
Рейтинг@Mail.ru


Страница сгенерированна за 0.01213 секунд с 7
ELECTRONIX ©2004-2016