Flanker

С помощью сего девайса через интерфейс JTAG подергать ножки в режиме внутрисхемной отладки, как вы привыкли с avr'кой, не получиться. С помощью него можно только залить прошивку в конфигурационную ПЗУ и посмотреть осциллографом на ножках ПЛИС, что получилось. Потом прошивку подкорректировать, опять откомпилить, опять залить и опять посмотреть и т.д. Более или менее сносная внутрисхемная "отладка" возможна только с фирменными кабелями типа Xilinx Parallel Download Cable IV (LPT) или Platform Cable USB I/II (или собрать аналоги) и используя ПО ChipScope из пакета Xilinx ISE до версии 10.1. Но и даже в этом случае можно только в относительно реальном времени наблюдать изменение сигналов внутри ПЛИС. Изменять состояние регистров и т.д. налету из САПРа в ПЛИС по аналогии с контроллером невозможно в принципе.

Только предположения: 1. Что если попробывать описать вектор iv_frmr1_rsclk(3..1) отдельными сигналами: iv_frmr1_rsclk3 : in std_logic; iv_frmr1_rsclk2 : in std_logic; iv_frmr1_rsclk1 : in std_logic; и соответственно дальше использовать iv_frmr1_rsclk1. 2. Или для Synplify важно описывать вектор как iv_frmr1_rsclk : in std_logic_vector(2 downto 0) и соответственно использовать iv_frmr1_rsclk(0)

Скажу честно, не знаю . Готовые корки не использовал, писал врукопашную из-за спортивного интереса

Если сигнал глобальный, то ИМХО добавлять еще DCM не стоит (если не умножать/делить/сдвигать частоту). Тем более городить цепочку IBUFG -> триггер -> BUFG

Скорее всего, когда вы выдаете сигнал clk29MHz на выход, вы его берете до буфера IBUFG, а для тактирования проекта используете тактовый сигнал после IBUFG. Вам необходимо выдавать на выход тот сигнал тактовой, который у вас после IBUFG. Т.е. clk29MHz -> IBUFG -> clk29M -> на тактироване проекта и на OBUF надеюсь понятно написал

Без куска кода с сигналами From_Altera_R_IBUF, MV_A<3>, DEV_A0_CLE однозначный вывод сделать тяжело будет

1. С ПЛИС все ок. XC2S100 (SpartanII) имеет практически аналогичную архитектуру с XCV100 (Virtex) и это единственные серии, которые имеют абсолютно одинаковые зашитые IDCODE "01001". Поэтому iMPACT может их определять двояко. Сам сталкивался с этой проблемой не 1 раз, попадалось несколько партий XC2S100-5PQ208I. При этом XCV100 в корпусе PQ208 вообще не существует. Все правильно конфигурируется и работает. http://www.xilinx.com/support/answers/12995.htm 2. В данном случае флэшка на определение ПЛИС не влияет никак и это не повод ее менять. 3. Выход PROG - это открытый коллектор/сток, поэтому его надо подтянуть через резистор 4,7к к питанию +3,3В. У вас резистора нет, поэтому вы и видите шум в виде пилы амплитудой 0,22 В. А вот выход конфигурационной флэш D0 (DATA) подтягивать не надо, нет смысла. подтяжка внутри. Также нет смысла подтягивать сигналы TDI, TDO, TCK, TMS. Это все подробно описано в даташите на XC18Vxx http://www.xilinx.com/support/documentatio...heets/ds026.pdf читайте.

Подтверждаю. На прошлой неделе диски дошли. 1-ый с ISE 12.1, 2-ой c ModelSim XE III. Заказ шел примерно 2 недели.

При установке без проблем схавал лицензию от 11-ой версии, даже файл переименовывать не пришлось. Работает.

Поставил ISE 12.1 на XP64. EDK на первый взгляд работает. Надо будет погонять

И снижение потребления (соответственно и перегрева) кристала с ARM обещают по-сравнению с PPC

По опыту использования данного самодельного Xilinx Parallel Cable III программатора могу констатировать, что длина шлейфа по линиям JTAG (от коробки до платы) должна быть как можно меньше. 30 см - это много будет. Тоже в свое время пробовал с примерно таким шлейфом (далеко было до системника - на полу стоял), микрухи не определялись. В итоге укоротил JTAG часть, примерно, до 10 см. А длину программатору добавил с помощью удлинителя со стороны LPT разъема. Очень уж JTAG интерфейс помехи собирает хорошо, линии LPT более помехоустойчевые. Не зря в Parallel Cable IV и в USB-версии линии JTAG чередуются в плоском шлейфе с линиями GND. Для еще более надежного функционирования программатора хорошо бы экранировать коробочку фольгой, заземленной на GND. Порядок подачи напряжений питания конечно тоже играет роль, но у вас источник, я предполагаю, общий для Vccio и Vccint. Соответственно оба питания появляются одновременно, что допустимо.

Расширился список поддерживаемых ОС. Даже под Windows 7 вроде как начали тестовую отладку. http://www.xilinx.com/ise/ossupport/index.htm

Оптимисты оказались правы!!!! Есть полноценная поддержка Windows XP 64-bit, включая EDK и все остальное в 12-ой версии!!!! Ура!!!! :) http://www.xilinx.com/ise/ossupport/index.htm Надеюсь все это работает)))))

Спасибо. Можно сказать, что подсознательно я такого ответа ожидал. Совсем забыл сразу посмотреть на официальном форуме Xilinx. Вдруг они в 12-ой версии повернуться к дизайнерам лицом :).