Karpik

Реализовал эту схему в FPGA http://electronix.ru/forum/index.php?act=a...st&id=24165 Петля символьной синхронизации захватывает в 50% случаев при отношении с/ш более 60 дБл (пока тестирую на столе). причем в случаи незахвата timing error detector ошибку видит, mu меняется но захвата не происходит. Пытался разобраться по статьям Гарднера Interpolation in digital modems части 1 и 2. Итак вопросы: 1. Почему mu в модели менятеся от -1 до 0 в статье пункт 3.B утверждает что от 0 до 1? Могу предположить что fractional interval берется из предыдущего периода. 2. Не совсем понятен механизм извлечения mu из NCO. (в первой части пункт 4.А и рисунок 6) Ссылки на статьи часть 1 https://www.google.by/url?sa=t&rct=j&am...OuA&cad=rjt часть 2 https://www.google.by/url?sa=t&rct=j&am...RQR1cZ8xoMK_8-g

Спасибо за оперативный ответ!

Здравствуйте! Пытаюсь разобрабраться с этой моделью. Вопрос такой каков смысл блоков NCO в верхнем уровне и в two_sps_clock_domain. может есть литература с описанием. Остальное вроде ясно

А с синхронизацией в QDAC MODE ни у кого не было проблем, таких как периодический появляющийся Sample error и переполниния CIC фильтров ????

http://forum.ubuntu.org.cn/viewtopic.php?t=181858 на китайском но поняить можно

Установил Ubuntu 10.04 скачал с альтеры Quartus 11,1, но вот с лицензий случился феил. Файл lic.dat который я использовал на винде в Quartus 11.0 линуксовский Quartus одобрил но при компиляции оказалось Error (119013): Current license file does not support the EP2SGX30DF780C3 device открывал проекты с другими устроствами - тоже самое. Hostid меня помогите разабраться PS кстати 64 бит Quartus на linux он существует?=)

тогда смысл цепи синхронизации, без не было бы тоже самое, разве нет?

Еще такой вопрос, может кто грамотно описать механизм работы цепи синхронизации. Я его понимаю так. Допустим регистр scr работает по clka регистр sync (регистр цепи синхронизации для простоты 1) работает по clkb далее к sync подключен регистр dest который принимает данные из клокового домена clka. Допустим не выполнились временные ограничение по Thold (просто для определенности) получается регистр sync воше в местабильное состояние, но данные в регистр dest поступят только на следующем тактовом импульсе, таким образом у регистра sync есть время = такт - Tsetup для того чтобы выйти из этого стостояния. В случаи 2 регистров в цепи синхронизации (sync1 и sync2) допустим что sync1 не успел выйти из неопределенного состояния за так и он передал свое состояние регистру sync2. У sync2 так же есть так на разрешение неопределенного состояния до передачи данных в регистр dest. Таким образом время на разрешения неопределенного состояния регистров = 2 такта - Tsetup и так далее. Вопрос в какое состояние попадут регистры синхронизации после разрешения неопределенности (старое или новое)? Похоже что тут зависит многое зависти когда эта неопределенность произошла. Допустим регистр scr переключался из 0 (соотв. напр U=0В) в 1 (соотв. напр U=5В) в тот момент когда на тактовый вход sync пришел фронт тактирующего импульса. Рассмотрим 3 случая для напряжения на выходе регистра scr (1) U=1 В (2) U=2.5В (3) U=4В. В случаи (1) sync скорее всего примет старое значение 0, (3) - новое 1. (2) как карта ляжет 1 либо 0 зависит от шумов и прочей лабуды. Еще один вопро если у меня массив допустим из 8 регистров scr[7:0] и по 8 регистров sync и dest соответственно, так вот можно ли гарантировать что если регистр sync [1] принял старое значение scr[1] то и все остальные примут старое значение, кроме случая ((2) из предыдущего примера). То есть при разрешении неопределенности массив регистров ведет себя одинаково??? Если принять во внимание предыдущий пример то похоже на то, так ли это?

В документе Альтеры понимание метастабильность Альтера понимание метастабильности на странице 4 есть пример схемы которой можно оценить MTBF. Собрал я эту схему (длина цепи синхронизации 1), описал констрейны для тайминг анализера, описал в ассигнментс эдиторе, короч все как надо, в итоге получил MTBF равное 2 050 лет для clka= 5 ns (200 МГц) clkb=8.333 ns (120 МГц) на Циклоне 3. Проведя симуляцию в моделсиме неопределенное состояние выскакиволо каждые 4166 us Вопрос такой: 4166 мкс << 2 050 лет. Кто либо проводил такой же экспиремент, может поделится опытом и результами.

спасибо

Здравствуйте! Использую Stratix, после временного анализа моего проекта запас по холду составил 1,2 нс между out_buf и out, тактовые частоты clk 46.08 МГц. Сложность в том что Stratix не поддерживает джиттер анализа, поэтому я не уверен в том что такой запас по холду приемлим. Стоит ли переделывать проект чтобы увеличить запас по холду или все таки его достаточно. И если не трудно напишите типовые значения запасов по setup, hold и clock_uncertainty. Заранее спасибо always @( posedge clk ) begin if (multiplexer == 4) out_buf <= a; else out_buf<= out_buf + a; end always @(posedge clk) begin if (multiplexer == 3) begin data_valid_reg <=1'b1; out<=out_buf[g:h]; end else begin data_valid_reg <= 1'b0; out <= out; end

пробывал=) у меня выдает ошибку данная версия моделсим не поддерживает FLI. Хотел узнать какие версии поддерживают FLI и есть ли способы запустить модель без FLI

У кого-нибудь удавалось получалось добаваить модель из modelsim в simulink. если да то буду благодарен за краткую инструкцию (matlab help читал) И еще вопрос кто непосредственно симуляцию проводит Simulink или Matlab. И обязательно ли использовать HDL, возможно ли использование Verilog?

так как правильно назначить разные тактовые домены, set_false_path??

TimeQuest он как я понимаю только описывает задержки организовывает Fitter он оптимизирует схему под TimeQuest, а после компиляции в отчете пишут получилось ли выдержать заданные в TimeQuest параметры. То есть Fitter распологает на кристалле элементы должным образом, задержки, как я понимаю, никто кроме вас додавлять не будет (кроме задержек на распостранение сигнала). Вот кстати по вашей теме еще кое-что__________.bmp