реклама на сайте
подробности

 
 
4 страниц V  < 1 2 3 4 >  
Reply to this topicStart new topic
> Hyperlynx DDR batch simulation, Помогите обработать результаты
Uree
сообщение Apr 18 2018, 12:37
Сообщение #31


Знающий
******

Группа: Свой
Сообщений: 5 222
Регистрация: 25-04-05
Из: Z. Gora
Пользователь №: 4 480



Так в том и дело, что на один пин добавляется 10мм, а на другой 20мм. В итоге 10пс разницы в дизайне превращаются в 70-80пс разницы в Hyperlynx-e.
Ладно, может позже будет время-возможность поковырять этот вопрос. Сейчас поезд уже ушелsm.gif
Go to the top of the page
 
+Quote Post
ClayMan
сообщение Apr 19 2018, 06:38
Сообщение #32


Знающий
****

Группа: Свой
Сообщений: 551
Регистрация: 3-09-10
Из: Беларусь, Минск
Пользователь №: 59 267



Раз уж затронули тему. Касательно DDR Wizard и адекватности его расчетов у меня вопрос попроще. Насколько я понимаю при моделировании этот инструмент не учитывает возвратные токи и реальные шэйпы референсных слоев, т.е. по сути любой полигон он считает идеальным и неразрывным. Как в таком случае можно полагаться на его результаты? Поправьте, если не прав.
Go to the top of the page
 
+Quote Post
Uree
сообщение Apr 19 2018, 06:52
Сообщение #33


Знающий
******

Группа: Свой
Сообщений: 5 222
Регистрация: 25-04-05
Из: Z. Gora
Пользователь №: 4 480



Ну я бы сказал, что это не его задача. Если дизайнер не обеспечил целостности полигонов земли/питания интерфейса, то к машинке претензий быть не должно. Ее задача проверить тайминги интерфейса как целого, а не подробный анализ качества сигнала в каждой из линий.
Go to the top of the page
 
+Quote Post
EvilWrecker
сообщение Apr 19 2018, 07:34
Сообщение #34


ядовитый комментатор
******

Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887



Да нет, это как раз его(софта) задача- особенно если речь идет о локализуемых/нелокализуемых структурах. Все дело в том, что любой общий пакет "для электродинамики" рвет и дерет абсолютно любой "симулятор для плат". Хотя бы потому что второе максимум может являться подмножеством первого, но разумеется никак наоборот biggrin.gif. Кроме того, как по вашему тогда люди моделят структуры с defected ground structures?

Нет ничего удивительного в том что в абсолютно подавляющем большинстве случаев вакансии типа SI Engineer непременно содержат слова HFSS и ADS, и где то там, очень редко, где-то в secondary может промелькнуть софт для платок.

Ну и насчет возвратных токов, опор и пр. очень рекомендую посмотреть презентации Юрия Шлепнева,(а заодно и Simberian)- который к слов как раз принимал участие в разработке гиперлинкса(мягко говоря). Очень занятно и полезно biggrin.gif Как правило разрыв седалища у гур начинается с этих двух бумаг, раз два. Но ясное дело, там и про опоры и есть и пр.
Go to the top of the page
 
+Quote Post
Uree
сообщение Apr 19 2018, 07:55
Сообщение #35


Знающий
******

Группа: Свой
Сообщений: 5 222
Регистрация: 25-04-05
Из: Z. Gora
Пользователь №: 4 480



Софта Hyperlynx - да, его задача. Функции DDR Batch Simulation - нет, у нее ограниченная функциональность в части именно SI и расширенная в части таймингов сигналов и зависимостей между ними.
Так что если закладываем разрывы плэйнов в этом интерфейсе, то надо брать линии на которых ожидаем проблемы и моделировать более глубоко, с учетом всего, что можно.
По крайней мере таким выглядит подход к реализации DDR Batch Simulation в Hyperlynx.
Go to the top of the page
 
+Quote Post
ClayMan
сообщение Apr 19 2018, 08:04
Сообщение #36


Знающий
****

Группа: Свой
Сообщений: 551
Регистрация: 3-09-10
Из: Беларусь, Минск
Пользователь №: 59 267



Цитата(Uree @ Apr 19 2018, 09:52) *
Ну я бы сказал, что это не его задача. Если дизайнер не обеспечил целостности полигонов земли/питания интерфейса, то к машинке претензий быть не должно. Ее задача проверить тайминги интерфейса как целого, а не подробный анализ качества сигнала в каждой из линий.

Так ведь "целостность полигонов земли/питания интерфейса" повлияет в тч и на тайминги. Hyperlynx - это 2D солвер по сути, т.е. имхо необходимо делать оговорку и понимать, что его DDR Wizard - не панацея и слепо на него полагаться нельзя. При откровенно плохом дизайне результат проверки таймингов этим инструментом будет неадекватный. Кроме того, для корректного моделирования нужно еще и кастомную тайминг-модель для контроллера создавать, не всегда это тривиальная задача.

Цитата
Ну и насчет возвратных токов, опор и пр. очень рекомендую посмотреть презентации Юрия Шлепнева,(а заодно и Simberian)

Да, видел его сайт со множеством демо о моделировании 3D-структур. Это конечно софт другого уровня (если сравнивать с HL).
Цитата
Как правило разрыв седалища у гур начинается с этих двух бумаг, раз два.

Хм, а от чего конкретно "разрывает"? Вроде по делу все изложено.
Go to the top of the page
 
+Quote Post
EvilWrecker
сообщение Apr 19 2018, 08:19
Сообщение #37


ядовитый комментатор
******

Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887



Цитата
Так ведь "целостность полигонов земли/питания интерфейса" повлияет в тч и на тайминги.

Именно- в связи с чем просмотр так сказать "таймингов в вакууме"(без нарушения правил форума не знаю как лучше сказать biggrin.gif ) это более отсылка к области предтопологического моделирования.
Цитата
При откровенно плохом дизайне результат проверки таймингов этим инструментом будет неадекватный.

Именно- причем бывают гораздо более серьезные причины, например PI. В симуляции на SI это разумеется никто не увидит, другое дело когда плата запаяна laughing.gif
Цитата
Да, видел его сайт со множеством демо о моделировании 3D-структур. Это конечно софт другого уровня (если сравнивать с HL).

Так и есть.
Цитата
Хм, а от чего конкретно "разрывает"? Вроде по делу все изложено.

По делу, да- но тут есть два лагеря:
- т.н. псб дизайнеры и рф инженеры которые всерьез утверждают что нельзя так угол резать как в случае chamfered path, и обязательно надо 45гр. Про величину dist среди них ясное дело никто не говорит.
- остальные гуру которые в абсолютно любом дизайне при абсолютно любой скорости(как правило ниже чем в презентации biggrin.gif ) втирают за опасность 90гр поворотов. Тут конечно есть некоторая "хитрость", заключающая в том что в презентации один конкретный DUT(с его параметрами) с одним таким поворотом- в дизайне же таких может быть и поболее. Но опять же, по мнению гур даже в гпио могут возникнуть страшные отражения biggrin.gif

У вас же вопрос возникает по причине того что вы явно не из таких, а судя по всему вполне здоровый человек laughing.gif
Go to the top of the page
 
+Quote Post
one_eight_seven
сообщение Apr 19 2018, 08:39
Сообщение #38


Знающий
****

Группа: Участник
Сообщений: 915
Регистрация: 3-10-08
Из: Москва
Пользователь №: 40 664



Цитата
- т.н. псб дизайнеры и рф инженеры которые всерьез утверждают что нельзя так угол резать как в случае chamfered path, и обязательно надо 45гр

Помню, как сам учил именно так делать. Но там было всё проще - это был самый простой штатный способ фаску срезать. Отдельных "галочек" и других настроек в инструменте не было.

Сообщение отредактировал one_eight_seven - Apr 19 2018, 08:40
Go to the top of the page
 
+Quote Post
ClayMan
сообщение Apr 19 2018, 08:43
Сообщение #39


Знающий
****

Группа: Свой
Сообщений: 551
Регистрация: 3-09-10
Из: Беларусь, Минск
Пользователь №: 59 267



Цитата
- остальные гуру которые в абсолютно любом дизайне при абсолютно любой скорости(как правило ниже чем в презентации biggrin.gif ) втирают за опасность 90гр поворотов.

Не могу судить, но мне кажется это уже особо никого в заблуждение не вводит. Про углы 90-градусов даже в литературе попроще (а-ля Lee Ritchey "Right the first time") написано, что для большниства реальных приложений и скоростей они опасности не представляют. Другое дело, что под 45-градусов трассировать эстетически приятнее и удобнее))

Цитата
Именно- причем бывают гораздо более серьезные причины, например PI. В симуляции на SI это разумеется никто не увидит, другое дело когда плата запаяна

Представители Cadence утверждают, что их Sigrity способен учитывать все эти эффекты при моделировании DDR. Сам никогда не пользовался - не знаю.
Go to the top of the page
 
+Quote Post
EvilWrecker
сообщение Apr 19 2018, 08:54
Сообщение #40


ядовитый комментатор
******

Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887



Цитата
Помню, как сам учил именно так делать.

Дык оно и понятно- chamfered path незаменимый инструмент в тех ситуациях когда надо повернуть RF трассу в ограниченном(да и не только) пространстве. Просто речь шла о том, что некоторые гуру говорят будто это "ужасно портит сигнал таким большим срезом, надо резать меньше" laughing.gif.
Цитата
Не могу судить, но мне кажется это уже особо никого в заблуждение не вводит.

Вы чудовищно переоцениваете людей biggrin.gif
Цитата
Другое дело, что под 45-градусов трассировать эстетически приятнее и удобнее))

Разумеется- хотя конечно есть и случае где удобнее дугами, а если SIP то вполне могут быть и настоящие 90гр.
Go to the top of the page
 
+Quote Post
fill
сообщение Apr 19 2018, 08:57
Сообщение #41


Гуру
******

Группа: Модераторы
Сообщений: 4 350
Регистрация: 17-08-04
Из: КП Две Поляны
Пользователь №: 512



Цитата(ClayMan @ Apr 19 2018, 09:38) *
Раз уж затронули тему. Касательно DDR Wizard и адекватности его расчетов у меня вопрос попроще. Насколько я понимаю при моделировании этот инструмент не учитывает возвратные токи и реальные шэйпы референсных слоев, т.е. по сути любой полигон он считает идеальным и неразрывным. Как в таком случае можно полагаться на его результаты? Поправьте, если не прав.

1.Вообще-то полигоны уже учитываются.
2. Если нужна повышенная точность, то:
а) выбирается область для передачи в FullWave Solver
Прикрепленное изображение

затем полученная модель поведения данной области может использоваться при общем моделировании цепей,
кроме того есть алгоритм поиска подобных областей, т.е. к ним будет применена такая же, уже рассчитанная ранее модель поведения
б) можно загнать в FullWave Solver или Hybryd Solver хоть всю плату, но это будет более накладно по времени и ресурсам
Прикрепленное изображение


--------------------
Чем больше познаю, тем больше понимаю ... насколько мало я все таки знаю.
Go to the top of the page
 
+Quote Post
EvilWrecker
сообщение Apr 19 2018, 09:07
Сообщение #42


ядовитый комментатор
******

Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887



Цитата
Если нужна повышенная точность, то:

А нет ли ссылки на полную презентацию? Хотя бы посмотреть на пример, где потребовались HPC и указанное время.
Go to the top of the page
 
+Quote Post
fill
сообщение Apr 19 2018, 09:26
Сообщение #43


Гуру
******

Группа: Модераторы
Сообщений: 4 350
Регистрация: 17-08-04
Из: КП Две Поляны
Пользователь №: 512



Цитата(EvilWrecker @ Apr 19 2018, 12:07) *
А нет ли ссылки на полную презентацию? Хотя бы посмотреть на пример, где потребовались HPC и указанное время.

тыц


--------------------
Чем больше познаю, тем больше понимаю ... насколько мало я все таки знаю.
Go to the top of the page
 
+Quote Post
EvilWrecker
сообщение Apr 19 2018, 09:41
Сообщение #44


ядовитый комментатор
******

Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887



Цитата(fill @ Apr 19 2018, 13:26) *

Премного благодарен, любопытный документ- если не возражаете позвольте поинтересоваться:
- что означает "Time Per Frequency", как оно считается и что тогда "Total time"
- надо отметить что очень хороший и правильный пример взят(из мира серверов), но как определены области под каждый совлер/метод и что там происходит на границе?

Хорошо что метод солвера приведен, интересно почитать.
Go to the top of the page
 
+Quote Post
fill
сообщение Apr 19 2018, 10:13
Сообщение #45


Гуру
******

Группа: Модераторы
Сообщений: 4 350
Регистрация: 17-08-04
Из: КП Две Поляны
Пользователь №: 512



Цитата(Uree @ Apr 19 2018, 10:55) *
Софта Hyperlynx - да, его задача. Функции DDR Batch Simulation - нет, у нее ограниченная функциональность в части именно SI и расширенная в части таймингов сигналов и зависимостей между ними.
Так что если закладываем разрывы плэйнов в этом интерфейсе, то надо брать линии на которых ожидаем проблемы и моделировать более глубоко, с учетом всего, что можно.
По крайней мере таким выглядит подход к реализации DDR Batch Simulation в Hyperlynx.

Согласен с выше сказанным.
HyperLynx это набор инструментов который можно использовать на разных стадиях решения задачи:
1. В HL DRC можно легко и быстро найти возможные проблемные области
2. В HL Advance Solvers можно провести детальный анализ этих областей для установления степени их проблемности и получения модели их поведения для применения в общем моделировании
3. В HL PI провести анализ плейнов питаний, падения напряжения, шумов, развязки, анализ возвратных токов.
4. Ну и наконец в HL SI провести окончательное моделирование\анализ всех цепей платы. В том числе можно провести и смешанный анализ SI\PI\Thermal.

Цитата(EvilWrecker @ Apr 19 2018, 12:41) *
Премного благодарен, любопытный документ- если не возражаете позвольте поинтересоваться:
- что означает "Time Per Frequency", как оно считается и что тогда "Total time"
- надо отметить что очень хороший и правильный пример взят(из мира серверов), но как определены области под каждый совлер/метод и что там происходит на границе?
Хорошо что метод солвера приведен, интересно почитать.

В данном случае, насколько я понимаю, время и потребляемая память приведены были просто для наглядного отображения относительной разницы между двумя подходами решения задачи - считать все в Full или разделить расчет на части, там где необходима повышенная точность в Full, а где ее можно уменьшить без существенных искажений в Hybdrid.


--------------------
Чем больше познаю, тем больше понимаю ... насколько мало я все таки знаю.
Go to the top of the page
 
+Quote Post

4 страниц V  < 1 2 3 4 >
Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd September 2018 - 18:12
Рейтинг@Mail.ru


Страница сгенерированна за 0.0095 секунд с 7
ELECTRONIX ©2004-2016