Перейти к содержанию
    

STT

Участник
  • Постов

    24
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о STT

  • Звание
    Участник
    Участник

Контакты

  • ICQ
    Array
  1. Народ! Есть где почитать как реализовать на FPGA частотную манипуляцию без разрыва фазы - с последующим посылом синфазной и квадратурной составляющих на 2 DAC и далее на сумматор - и перенос спектра на несущую 2 ГГц ??? Какая частота тактирования DAC ??? Просто есть демодулятор (у Стешенко описан). Или хотябы алгоритм простой FSK (GFSK) ??? Очень нужно...
  2. Там 1 SR16 и входы выходы. В схематик (BDE). Не, ну в кратком описании на русском на спартак2 написано что системная частота до 200 МГц а нвутренние тригеры могут работать до 350 МГЦ! Это 2.5 нс. А мне нужно занать какой максимальный битовый поток сможет принять регистр сдвига (с ножки микросхемы сразу в етот ШифтРег). В стандарте LVTTL. Я так понял что 5.703 нс == 175 всего МГц. Да... 350 никак уж...
  3. ГЫ :) Да входов выходов небыло - думал автоматически добавляет (галочка то стоит). Вот: (скажите - какая максимальная частота на которой он может работать ?) ========================================================================= * Final Report * ========================================================================= Final Results RTL Top Level Output File Name : jjj.ngr Top Level Output File Name : jjj Output Format : NGC Optimization Goal : speed Keep Hierarchy : no Design Statistics # IOs : 19 Cell Usage : # BELS : 1 # GND : 1 # IO Buffers : 19 # IBUF : 3 # OBUF : 16 # Others : 1 # SR16CE : 1 ========================================================================= Device utilization summary: --------------------------- Selected Device : 2s15cs144-6 Number of bonded IOBs: 19 out of 90 21% ========================================================================= TIMING REPORT NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE. FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT GENERATED AFTER PLACE-and-ROUTE. Clock Information: ------------------ No clock signals found in this design Timing Summary: --------------- Speed Grade: -6 Minimum period: No path found Minimum input arrival time before clock: No path found Maximum output required time after clock: No path found Maximum combinational path delay: 5.703ns Timing Detail: -------------- All values displayed in nanoseconds (ns) ------------------------------------------------------------------------- Timing constraint: Default path analysis Delay: 5.703ns (Levels of Logic = 1) Source: U1:Q<15> (PAD) Destination: BusOutput0<15> (PAD) Data Path: U1:Q<15> to BusOutput0<15> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ SR16CE:Q<15> 1 0.000 1.035 U1 (BusOutput0_15_OBUF) OBUF:I->O 4.668 BusOutput0_15_OBUF (BusOutput0<15>) ---------------------------------------- Total 5.703ns (4.668ns logic, 1.035ns route) (81.9% logic, 18.1% route) =========================================================================
  4. Вот отчет о синтезе. Не пишется даже максимальная частота. Че то все not found synlog.htm
  5. Народ, я тут взял засинтезировал для проверки макромодель сдвигового регистра для спратака SR16CE (настройки синтеза по умолчанию). Синтезатор не выдает ошибок но и не пишет чё потребовалось для синтеза (скока там тригеров и все такое). Че за настройка ?
  6. Здравствуйте. Народ! Объясните плиз. Вот например стандарт ввода-вывода LVDS на Virtexe'е (а может и на Спартаке2) поддерживает скорость битового потока 600-800 Мбит/c. Но ведь микросхема не может работать на частоте 800Мгц. А тока например 100Мгц. Значит на входе должен сразу стоять сдиговый регистр ,например 32 разрядный, соответсвенно скорость падает в 32 раза =25 Мгц. Правильно? Значит самое узкое место в системе будет это сдвиговый регситр? Между ним и pin'ом можно последовательную логику вставлять или не надо? Есть ли разница - использовать один 32разрядный регистр или ,например, четыре 8разрядных,а то и восемьб 4разрядных. Как вообще узнать максимальную частоту на которой могуть работать внутренние регистры, тригера и т.д. Если вообще все не так тогда пожалуйста разъясните как. Заранее спасибо!
  7. проект-то после разводки посмотреть в обоих вариантах можно? <{POST_SNAPBACK}> Вот пример поключения модуля памяти к PCI_CORE. Главный файл - Schem.bde - для него тестбенч schem_tb.vhdl.Сигнал заводится через BUFGP. Самое интересное- после синтеза все моделируется правильно (и после импелементации). А до синтеза в начале моделирования из-за BUFGP повисание происходит! КАК это понимать? Посмотрите пожалуйста. (Active-HDL 6.3) srcPCI_PRIMER.rar
  8. если я правильно понимаю вашу проблему, хотя меня терзают смутные сомнения - и я только догадываюсь в чём дело, так вот вас смущает то, что сигналы меняются тогда же, когда появляется фронт тактирующего сигнала. однако, это не так. как ты заметил у тебя - функциональное (не временное) моделирование. это значит что в твоей морели предполагается, что сигнал от одного регистра до другого распространяется со скоростью близкой к бесконечтости. то есть за время стремящимся к нулю - в моделировании это называется дельта-циклом. так вот смена сигнала происходит сразу за фронтом (на столько сразу что этого не видно) тактирующего сигнала. последнее предложение можно читать как: фиксация данных происходит сразу до переключения данных (на столько сразу что этого не видно). надеюсь я правильно понял ваши мытарства <{POST_SNAPBACK}> Вы меня правильно поняли. Только я засинтезировала проект на XC2S100-PQ208, промоделировал и получил точь в точь циклограмму как и до синтеза. К корке PCI подсоединяется память RAM16X8S - и все. После синтеза не появились задержки ???
  9. Здравствуйте. Народ, я тут моделирую SET PCI CORE 32 33 Target в Active-HDL. Так вот, все работает на функциональном уровне правильно, но вот все смены сигналов привязываются к восходящему фронту импульсов CLKn_p. Посмотрел в документацию Altera PLD Core 6.x так там пример моделирования в Active-HDL – тоже самое! Как понимать. Может задержку CLK нужно поставить перед подачей в CORE ??? Вот смотрите временные диаграммы, из документации Altera PLD простая операция записи: (по протоколу в момент восходящего фронта должна происходить фиксация сигналов а не их смена)
  10. Здравствуйте. Моделируется устройство на VHDL (PCI-Target SET) в Active-HDL 6.3. В него заводится CLK через PAD CLK_p. Так вот если стоит BUFGP между pad и сетью синхронизации устройства, то через какое-то время моделирования все повисает (попадает там в процедуру и не выходит из нее). А если постаить IBUF + BUFG то все работает. Че за батва такая ? Могу кинуть исходники.
  11. Здравствуйте! Народ, я тут разбираюсь с PCI ядром от SET 32/33 Target. У меня все файлы исходника VHDL. Уже почти все промоделировал, пока работает (на поведенческом уровне). Теперь синтез и реализация (делаю все в Алдеке на XC2S100). В документации сказано что есть еще файл временных и топологических ограничений fpga_top.ucf. Вот все что говорится в доке про него: « Правильное использование временных и топологических ограничений гарантирует при их выполнении правильное функционирование всего устройства на необходимой частоте. В первой секции с помощью конструкции «LOC» задано месторасположение портов ввода/вывода: # PAD Location NET "AD_p<0>" LOC = "p65"; Во второй секции задаются стандарты ввода/вывода и при необходимости подтягивающие резисторы. Для сигналов шины PCI задается стандарт: # IO STANDART NET AD_p<*> IOSTANDARD = PCI33_3; Третья секция описывает временные группы: # Timing Groups INST "AD_p<*>.PAD" TNM = "PCI_DATA_PAD"; INST "FRAMEn_p.PAD" TNM = "PCI_CTRL_PAD"; Созданны две временные группы: PCI_DATA_PAD, PCI_CTRL_PAD Четвертая группа содержит временные ограничения, задающие рабочую тактовую частоту, и гарантирующие выполнение временных требований, накладываемых спецификацией шины PCI # Physical & Timing Constrains NET "CLK_p" TNM_NET = "CLK_p"; OFFSET = IN 7 ns BEFORE "CLK_p"; OFFSET = OUT 11 ns AFTER "CLK_p"; TIMESPEC "TS_CLK_p" = PERIOD "CLK_p" 33 MHz HIGH 50 %; TIMESPEC "TS_PC2FF" = FROM "PCI_CTRL_PAD" TO "FFS" 10 ns; TIMESPEC "TS_FF2PC" = FROM "FFS" TO "PCI_CTRL_PAD" 10 ns; TIMESPEC "TS_PD2FF" = FROM "PCI_DATA_PAD" TO "FFS" 10 ns; TIMESPEC "TS_FF2PD" = FROM "FFS" TO "PCI_DATA_PAD" 10 ns; » У кого нибудь есть это файл ??? Или может что-нибудь похожее с вашего проекта, а я переделаю под свой. А то ведь не засинтезируется в кристалл как надо!
  12. Здравствуйте. Имеется контроллер PCI от SET 32\33 Target. В документации к нему сказано, что скорость записи из целевого устройства (платы PCI) в память компьютера – 66 Мб\с. Реализации контроллера делается на XC2S100-PQ208. В ПЛИСку приходит поток данных со скоростью около 30 Мб/с. В микросхеме имеется 40 960 бит = 5120 байт. Вопрос, каким образом рассчитать буферизацию? Ну например получается два буфера по 2.5 кбайт. Будет ли машина успевать считывать данные из заполненного буфера? Или необходимо к ПЛИСе подключать дополнительную RAM (тогда какой размер?). Или можно обойтись простым FIFO буфером размером всей памяти XC2S? В компьютере на PCI шине дополнительно будет только сетевая карта. Какая тут теория расчета ??? Заранее спасибо.
  13. Здравствуйте. Может кто знает где можно почитать о программировании PCI шины под Widows, Linux, QNX? Если знаете, поделитесь ссылочкой пожалуйста. Книги какие полезные есть? С чего начать?
  14. Здравствуйте. Я делаю PCI контролллер на Spartan2. У меня есть примеры разводки PCI устройств для Альтеры и контроллера на PLX. Так там где альтера вывод CLK подается в микросхему через резистор 33Ом и еще дорожка специально удлинена с помощью зигзага (зачем?). А в разводке на PLX без всяких резистров напрямую. Вопрос- зачем резистор, как лучше развести CLK?
×
×
  • Создать...