[zombi 0]

Чип 10m02sce144c8g

На ногу 26 (clk0p) подключил внешний генератор.

Проект работает.

Решил использовать PLL .

Создал в мегавизарде ALTPLL все вроде настроил как надо, а Quartus ругается :

 

Error (18496): The Output AE[0] in pin location 27 (pad_794) is too close to PLL clock input pin (Clock) in pin location 26 (pad_20)

 

Чего ему не нравится?

 

[Realking 0]

Чип 10m02sce144c8g

На ногу 26 (clk0p) подключил внешний генератор.

Проект работает.

Решил использовать PLL .

Создал в мегавизарде ALTPLL все вроде настроил как надо, а Quartus ругается :

 

Error (18496): The Output AE[0] in pin location 27 (pad_794) is too close to PLL clock input pin (Clock) in pin location 26 (pad_20)

 

Чего ему не нравится?

 

наверное это

 

https://www.altera.com/en_US/pdfs/literatur...10/m10_sidg.pdf

 

page 8

 

The PLL clock input pins are sensitive to SSN jitter. To avoid the PLL from losing lock,

do not use the output pins directly on the left and right of the PLL clock input pins.

 

ну и решение

https://www.alteraforum.com/forum/showthread.php?t=52317

 

[john72 0]

Чип 10m02sce144c8g

На ногу 26 (clk0p) подключил внешний генератор.

Проект работает.

Решил использовать PLL .

Создал в мегавизарде ALTPLL все вроде настроил как надо, а Quartus ругается :

 

Error (18496): The Output AE[0] in pin location 27 (pad_794) is too close to PLL clock input pin (Clock) in pin location 26 (pad_20)

 

Чего ему не нравится?

 

У вас случаем на 27 ногу выход никакой логики не подключен?

 

[zombi 0]

The PLL clock input pins are sensitive to SSN jitter. To avoid the PLL from losing lock,

do not use the output pins directly on the left and right of the PLL clock input pins.

У вас случаем на 27 ногу выход никакой логики не подключен?

Ясно. Спасибо за разъяснение.

Мало того что и так ног для пользователя с гулькин нос оставили, так и те еще с кучей ограничений

[john72 0]

PLL получается задействовать если пины с 26 по 29 используются как входа. Если на этих пинах есть хоть один выход - получим ERROR при компиляции. Сам наступил на эти грабли. :rolleyes:

 

 

[zombi 0]

PLL получается задействовать если пины с 26 по 29 используются как входа. Если на этих пинах есть хоть один выход - получим ERROR при компиляции. Сам наступил на эти грабли. :rolleyes:

Не совсем так.

У 10m02sce144 четыре входных клока с 25-й по 28-ю ноги.

Паяльником повесил "соплю" между 26 и 25 ногами.

В проекте переназначил вход клока на 25-ю ногу.

Выходные сигналы на 27 и 28 ногах так и оставил.

Теперь компилируется без ошибок.

И работает вроде.

 

 

[StewartLittle 40]

Похожая проблема возникает при размещении рядом дифференциального (напр. LVDS) и несимметричного сигналов.

Это лечилось назначением несимметричному сигналу специального атрибута:

в Assignment Editor'е для несимметричной линии надо было выбрать параметр Toggle Rate, и указать его значение 0 MHz.

Или в .qsf-файле: set_instance_assignment -name TOGGLE_RATE "0 MHz" -to SingleEndedPin.

 

Можно попробовать такую же методу и в данном случае. Если будете пробовать - отпишитесь о результатах.

[zombi 0]

Если будете пробовать - отпишитесь о результатах.

Да, конечно позже попробую.

 

Но сейчас новая проблема возникла!

Что не день, то обязательно какой-то "сюрприз"

В проекте кроме 10M02 еще и пара EPM240 имеется.

В начале решил "поиграться" исключительно с максом10 и другие чипы не ставил а TDI подключил минуя все прямо к 10M02.

Получилось, ногами "задрыгал" оный, вроде как и положено.

Но для полной проверки работоспособности нужны все cpld.

Ставлю обе EPM240 и вот такую картину маслом получаю!

Чего ему опять-то не нравится?

[john72 0]

Не совсем так.

У 10m02sce144 четыре входных клока с 25-й по 28-ю ноги.

И работает вроде.

 

Сорри, с 10M08SCE144 входа брал. Думал, что совпадают, а оказалось что нет.