Перейти к содержанию
    

fox12

Участник
  • Постов

    11
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный
  1. Имеется FPGA artix7 (xc7a200t) с конфигурационной spi-flash (n25q256). В Vivado 2016.3 пытаюсь вычитать в файл конфигурационные данные из конфигурационной флеши. Согласно ug908-vivado-programming-debugging.pdf на стр.29 запускаю tcl-скрипт в консоли, но получаю ошибку: readback_hw_cfgmem -file d:/test.bin -hw_cfgmem [get_property PROGRAM.HW_CFGMEM [lindex [get_hw_devices] 0]] ERROR: [Labtools 27-3138] Readback hw_cfgmem failed, indirect programming bitstream was not found FPGA и флеш программирую без проблем. И верификация флеши проходит успешно. И успешно читаю конфигурацию из FPGA: readback_hw_device [current_hw_device] \ -readback_file d:/readback_test.rbd \ -bin_file d:/readback_test.bin INFO: [Labtools 27-3158] Creating file: d:\readback_test.rbd INFO: [Labtools 27-3158] Creating file: d:\readback_test.bin readback_hw_device: Time (s): cpu = 00:00:10 ; elapsed = 00:01:31 . Memory (MB): peak = 966.555 ; gain = 8.742 Почему не удается прочитать конфигурационные данные из флеши в файл?
  2. Спасибо большое за ответ! Нашел XAPP1168: "Packaging Custom AXI IP for Vivado IP Integrator". Там подробно, по шагам, описан процесс создания своего IP. В конвертировании это никак не поможет(((, но дает возможность пересобрать заново в Vivado нужный pcore.
  3. Здравствуйте, форумчане! В ISE14.7 создал проект для Artix7 xc7a100tcsg324. Там же, через "New Source Wizard" создал проект встраиваемой системы на Microblaze в EDK14.7. Причем EDK вывел сообщения: WARNING:EDK:4092 - IPNAME: bram_block, INSTANCE: microblaze_0_bram_block - Pre-Production version not verified on hardware for architecture 'artix7' WARNING:EDK:4092 - IPNAME: clock_generator, INSTANCE: clock_generator_0 - Pre-Production version not verified on hardware for architecture 'artix7' Успешно экспортировал описание аппаратной части в SDK и создал там С проект. Для выходного порта GPIO сделал периодическое изменение состояния, завел на внешнюю тестовую точку (ожидаю увидеть меандр на осциллографе). Проблема заключается в том что при включении я не вижу меандра!!! Если теперь открыть С проект в SDK и запустить отладку через mdm, то система начинает работать и появляется меандр. Как только я перепрограммирую кристалл или повторно включаю, то не работает, пока снова в SDK не запущу отладку. Создал аналогичный проект в Vivado, все работает как по включению, так и в режиме отладки. Кто-нибудь сталкивался с подобным поведением? Меня настораживает сообщение для блочной памяти: microblaze_0_bram_block - Pre-Production version not verified on hardware for architecture 'artix7'!!!!
  4. Приветствую уважаемых формучан! Достаточно долго и плодотворно))) работал с ISE и EDK Xilinx. За это время мною были созданы собственные pcores. В EDK было все достаточно просто. В папке ./drivers находились драйвера, а в ./pcores были исходники и в папке ./ data - файлы *.mpd, *.pao, *.mui. Все это размещалось в папке проекта. Но при переходе на Vivado возник вопрос в использовании ранее созданных мной pcores для EDK... Проблема в том, что Vivado pcores подключаются в проект через описание в формате XML. Как поступить? Очень не хочется тратить время на написание хml-файла. Возможно существует иной способ?
  5. Посмотрите в Language Templates. В Verilog->Synthesis Constructions->System Tasks & Functions. Пример называется $display and $finish (info). Функция $finish останавливает синтез. В примере она вызывается без скобок.
  6. electronik1979, исходя из того что Вы представили: и Вам следует указать в lscript.ld адреса векторов сброса, прерывания и обработчиков исключений, так что-бы они располагались не в BRAM (0x00000000), а начиная с 0xС0000000 (там где адресуется ваша DDR3).
  7. 2 Kuzmi4 Я смотрел в Platform Specification Format. Но дело в том, что там не сказано что исходники всегда должны находится в субдиректории ./hdl/vhdl либо ./hdl/verilog Лишь <relative path from library>/filename[.v|.vhd] Решил исходники скопировать в свою рабочую директорию .\my_system\pcores в .\cordic_v4_0\hdl\vhdl\*.vhd А в *.pao добавил lib cordic_v4_0 cordic_comps.vhd и т.д.
  8. Суть проблемы. Нужно в своем Pcore, встраиваемом в Platform Studio, использовать делитель div_gen_v3_0 и CORDIC cordic_v4_0. Как указать расположение исходников этих Pcores из ISE\coregen\..., не копирую в папку ../hdl/... своего Pcore? Похоже что XST ищет их в ...EDK\hw\XilinxProcessorIPLib\...
  9. Тип ответного пакета будет - Completion with data (CplD). CplD TYPE [4:0] = '01010'
  10. А почему Вы решили выбрать для переноса VHDL, ведь verilog гораздо ближе по синтексису к С?
  11. Написано же решение. Если Вы решили то в lwipopts.h (который Вы скопировали в рабочую папку) определите MEM_LIBC_MALLOC, добавив строку: #define MEM_LIBC_MALLOC 1 На счет Я не понял где и что Вы прописывали. Попробуйте в SDK выбрать на верхней панели Xilinx Tools->Repositories и там указать свою рабочую папку.
×
×
  • Создать...