Перейти к содержанию
    

artur

Участник
  • Постов

    23
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о artur

  • Звание
    Участник
    Участник

Посетители профиля

725 просмотров профиля
  1. С Новым Годом! невероятно, но факт, все заработало! Я никогда так не делал, фаил для тестбенча я генерировал и выбирал в самом квартусе, а заходя в моделсим писал только сам тестбенч и всегда все работало. Благодарю!
  2. если вы имеете в виду порт сброса, то конечно нет, вход "int_in" только для числа которое надо преобразовать. что касается сброса, в связи с тем что он был опциональный, я его отключил так как он мне был не нужен но не хотите ли вы мне сказать, что симуляция не может работать так как регистры для симулятора не хаходятся в исходном положении (т.е. нет сброса)?
  3. инициализация сигнала "int_in" проиходит вот здесь "SIGNAL int_in : STD_LOGIC_VECTOR(31 DOWNTO 0) := (others => '0');" здесь генерируется тактовый сигнал (50 Мгц): process begin clk50 <= '0'; wait for 10 ns; clk50 <= '1'; wait for 10 ns; end process; а вот здесь подаётся число (10) на вход блока и через 10 мкс на этот же вход подаётся другое число (1) снова проходят 10 мкс и всё повторяется с начала: process begin int_in <= x"0000000a"; wait for 10 us; int_in <= x"00000001"; wait for 10 us; end process; RTL выглядит вот так: то есть всё очень просто, на вход подаём число и ожидаем результат с компиляцией никаких проблем нет, а вот симуляция не работает VHDL Top-Level: library ieee; use ieee.std_logic_1164.all; entity top is port ( clk50 : in std_logic; int_in : in std_logic_vector(31 downto 0); output : out std_logic_vector(31 downto 0) ); end entity; architecture beh of top is component int_to_fp IS PORT ( clock : IN STD_LOGIC ; dataa : IN STD_LOGIC_VECTOR (31 DOWNTO 0); result : OUT STD_LOGIC_VECTOR (31 DOWNTO 0) ); END component int_to_fp; begin i1: int_to_fp port map ( clock => clk50, dataa => int_in, result => output ); end beh;
  4. тестбенч у меня написан, я его не написал потому что он очень простенький и без него ничего работать не будет Но посмотрите, может быть вы нейдёте ошибку: LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY top_vhd_tst IS END top_vhd_tst; ARCHITECTURE top_arch OF top_vhd_tst IS -- constants -- signals SIGNAL clk50 : STD_LOGIC; SIGNAL int_in : STD_LOGIC_VECTOR(31 DOWNTO 0) := (others => '0'); SIGNAL output : STD_LOGIC_VECTOR(31 DOWNTO 0); COMPONENT top PORT ( clk50 : IN STD_LOGIC; int_in : IN STD_LOGIC_VECTOR(31 DOWNTO 0) := (others => '0'); output : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END COMPONENT; BEGIN i1 : top PORT MAP ( -- list connections between master ports and signals clk50 => clk50, int_in => int_in, output => output ); process begin clk50 <= '0'; wait for 10 ns; clk50 <= '1'; wait for 10 ns; end process; process begin int_in <= x"0000000a"; wait for 10 us; int_in <= x"00000001"; wait for 10 us; end process; END top_arch;
  5. Добрый день! немогу запустить симуляцию интельского IP-блока (ALTFP-CONVERT) Modelsim выдаёт много различных предупреждений (которые мне не совсем понятны) и обрубает симуляцию знает ли кто нибудь в чём проблема и как её решить? Благодарю!
  6. Доброе время суток, Речь идет о бесступенчатом управлении частотой при помоши аналогового входа: 0в = 0гц, 3,3в = 140гц и это должно быть линеально. имеется аналоговый вход 0...3,3в (0...2047) идет на АЦП от туда на ПЛИС, в ПЛИСе я умножаю на 219 и заряжаю результат в счетчик, который считает наверх до 449488 ("потолок"), при достожении этого числа выдается короткий импульс. В зависимости как быстро достигается "потолок" зависит и частота выходящих импульсов. Функцию я написал но управлиние не линеально (см. рисунок). Подскажите как сделать эту функцию линеально??? Благодарю!
  7. Доброе время суток, написал маленький проект на ПЛИС, теперь стоит задача какую плиску выбрать: проект состоит из 31 ЛЭ, нашел плиску MAXV от Альтеры (5M40Z) с 40 ЛЭ, казалось бы все подходит но вот вспомнил одно высказывание одного человека который говорил: чтобы проект успешно работал в железе, нужно так выбирать плиску чтобы проект состовлял не больше чем 80% всей ёмкоски железа. Хотелось бы спросить опытных участников, на сколько можно доверять этому высказыванию и если он прав то где могут возникнуть проблемы? Спасибо!
  8. Доброе время суток, помогите решить проблему имеется н-число счетчиков которые соеденены последовательно, каждый счетчик выдает свое актуальное число на отдельный вектор, чтобы не писать кучу текста хочу решить эту проблему при помоши "generate" но загвоздка состоит в том как описать чтобы каждый счетчик выдавал число на отельный вектор? спасибо signal cnt_0, cnt_1, cnt_2, cnt_3, cnt_4, cnt_5, cnt_6 : std_logic_vector(3 downto 0); signal cin : std_logic_vector(n-1 downto 0); component counter is port( reset, dir, clk : in std_logic; carry : out std_logic; resut : out std_logic_vector(3 downto 0)); end component; begin gen: for i in 0 to n-1 generate gen1: if (i = 0) generate begin i1: counter port map (reset => rst, dir => dir, clk => a, resut => cnt(i), carry => cin(0) ); end generate gen1; gen2: if (i /= 0) generate begin i2: counter port map (reset => rst, dir => dir, clk => cin(i-1), resut => cnt(i), carry => cin(i) ); end generate gen2; end generate gen;
  9. зачем же нужен этот ресистор, ведь это вход? Насколько мне известно (неиспользуемые) входа ложат просто на GND без ресисторов. В даташите ничего про него не стоит
  10. Доброе время суток, в датащите заметил сопротивление непонятной для меня фунции (обведено красным кругом), может ли кто объяснить для чего оно нужно? Спасибо
  11. Ошибку нашел :-), проблема была в неправильной комбинации при инициализации. Оказывается что уже давно все работало, из-за такой мелочи сидел почти месяц... Хотел выставить видео, но оно оказалось слишком большое (43 мб).
  12. Дело в том что только при "durchlauf = 7" должна произойти задержка в 50мс (т.е. когда цепь "durchlauf = 7" это значит что инитиализазия закончина и начинается текст который должен выдаваться при каждом включении), потом должна опять выполняться цепь "durchlauf > 2" пока не достигнет "durchlauf >= 11". Инитиализацию он понимает, а вот текст не пишит
  13. очень хорошая идея, давайте, напишите когда вам позвонить 1602a-1 v1.3
×
×
  • Создать...