Перейти к содержанию
    

evgforum

Участник
  • Постов

    43
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о evgforum

  • Звание
    Участник
    Участник

Контакты

  • ICQ
    Array

Посетители профиля

1 357 просмотров профиля
  1. В Мск. Купил в Присте Uni Trend UPO1202CS за 48 тыс. По характеристикам лучше аналогов. На месте проверил с генератором. АКИП тоже смотрел, но в 2 раза меньше частота дискретизации.
  2. Посоветуйте осциллограф двухканальный 100-200 МГц 1-2GSa/sec. С хорошей памятью, от 20 Mpts. Бюджет 50-70 тыс.
  3. Спасибо! GOST Bar нормальный по размеру. А вот GOST Arrow по прежнему маленький.
  4. Можно ли изменить размер порта питания в Altium? Он несоразмерно маленький по сравнению с компонентами по ГОСТу.
  5. Понял, я так делал раньше. Теперь решил поставить компоненты-перемычки. Т.е. соединения физически нет, но на неразведенную цепь не ругается. Порт все-таки лучше смотрится.
  6. Благодарю за ответ. Не сказал сразу, у меня около 10 блоков. При этом локальные порты питания нужны только для 2-х из них. Предложенная выше настройка влияет сразу на весь проект.
  7. Приветствую. По умолчанию в Altium порты питания глобальные, т.е. в разных каналах названия цепей питания одинаковые. Как сделать, чтобы порты питания в разных каналах не объединялись, т.е. были локальными? При этом мне нужно использовать стандартный символ порта питания, а не просто подписать название цепи.
  8. Отправил резюме на почту, не знаю, может уже нашли.
  9. У всех своя "Масква". Я пеку творожную запеканку из хороших продуктов и угощаю коллег. Пицца = отрава, факт
  10. На выходе должна получиться 8-разрядная шина с удвоенным клоком?
  11. Здравствуйте! Какое нужно минимальное количество слоев для платы процессорного модуля, проц: BGA-361 шаг 0,8 мм (3 питания, 1.2 Vcore+1.8 DDR+3V3 System), DDR2 (16-bit databus), FLASH (8 bit databus), внешний разъем SO-DIMM (как разъем для памяти) с выведенными интерфейсами: 200 i/o. Плата примерно 70x50 мм Подскажите навскидку плюс-минус. Хочу оценить стоимость платы, разработка серийная
  12. Все понятно, спасибо всем за подробные разъяснения!
  13. Не знал, что запись вида process(CLK, RST, D) begin elsif CLK'event and CLK = '1' then if D = ... sync_signal <= .... ... end if; end if; OUTPORT <= sync_signal; end process; является ошибочной и OUTPORT может измениться на спаде CLK. Ведь он должен полностью повторять сигнал sync_signal (казалось бы)
  14. А как его правильно ставить? Сейчас его изменение строго совпадает с фронтом CLK. Вообще-то проект большой и сигнал D - выход другого триггера, одного из разрядов счетчика, т.е. должен быть синхронным. Симуляцию делаю для всего проекта. В качестве эксперимента поместил присвоение выхода внутрь условия elsif CLK..., т.е. сделал его синхронным - все работает как надо. elsif CLK'event and CLK = '1' then for i in 1 to level loop BUF(i) <= BUF(i-1); end loop; Q <= BUF(level-1); end if;
×
×
  • Создать...