Перейти к содержанию
    

Mad_kvmg

Свой
  • Постов

    415
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Mad_kvmg

  • Звание
    Mad_max
    Местный
  • День рождения 07.05.1985

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

4 060 просмотров профиля
  1. Как-то казалось, что наоборот, что внешней DDR4 - "заземлил" старшие биты и управления банками и всё, а вот можно ли внутреннему контроллеру редуцировать шину адреса, тут вот вивада должна иметь что сказать.
  2. Всем привет! Нет Vivado под рукой, сам бы проверил, но может кто сталкивался с подобным вопросом. Очень нужно сэкономить выводы ПЛИСки, есть внешняя DDR4, допустим мне достаточно всего 10 бит шины адреса, могу ли я оставшиеся выводы не задействовать под DDR контроллер, Vivado позволит такие фокусы? Спасибо!
  3. Очень приблизительно https://blogs.synopsys.com/breakingthethreelaws/2015/02/how-many-asic-gates-does-it-take-to-fill-an-fpga/
  4. https://www.fpgadeveloper.com/topics/ssd-storage/ Там для MPSoC, но куда копать должно быть понятно.
  5. Всем, привет! Озадачился тут вопросом подбора высокопроизводительного энергонезависимого накопителя для FPGA (MPSoC). Посмотрел в сторону SD карт, очень много информации, тут и benchmarks results и reference designs и куча IP Cores, от полного до частичного offload'а NVMe стэка на железе, причём от нескольких производителей. Дальше решил посмотреть, что творится с CompactFlash. И вообще ничего, вот прям от слова совсем... А стандарт-то развивается ( https://www.compactflash.org/cfexpress ) последние релизы CFExpress полностью утилизируют PCIe шину, обеспечивая отличную производительность. Кто-нибудь в курсе, что не так со связкой CompactFlash - FPGA?
  6. Задавать глупые вопросы не страшно, не уметь находить нужную информацию вот это не очень. Если новичок, то нет ни чего лучше чем пройти по уже готовому примеру. Возьмите TRD (Targeted Reference Design) для Zynq и пройдите его по шагам и большинство вопросов вида куда нажать отпадут сами собой. А уже с какими то деталями возвращайтесь сюда, тут вам эксперты подскажут.
  7. Да вообще прекрасное объявление Откуда-то считывают минуты и еще CUAD какой-то придумали.
  8. ТС, я готов участвовать в стартапе писать в Гите на KiCAD.
  9. В долгосрочной перспективе, если вы собираетесь оставаться в мире программируемой логики, лучше изучать HLS. HLS compliler? Тут во многом зависит от того на какой платформе вы работаете, если Xilinx, то добро пожаловать в дивный мир Vitis HLS У Intel свой тулчейн, так же есть вендер независимые инструменты, такие как MG, ах да siemens, Catapult HLS
  10. Я так понимаю, что вы запустили xbtest gt mac test case и убедились, что сеть работает. Бинарник естественно взять за основу не получиться, но CU для этого теста построен на стандартном Ethernet Subsystem IP а его уже можно взять за основу. Что такое стандартная схема? Что вы называете шелл, xbtest? Прочитайте тут overview стандартная подсистема это PCIe Endpoint, DMA, AXI инфраструктура и планировщик. Дальше вы делаете свои kernels используя ресурсы FPGA. Если это родной пример (суть которого не ясна) от Xilinx и не работает, то надо к Xilinx и обратиться. На forum писали, там достаточно шустро отвечают. Раньше можно было отдельный issue открыть, там прям отдельного инженера к задаче прикрепляют. Как я понимаю вы хотите принимать/отправлять данные из сети попутно их как-то обрабатывать своим kernel (RTL) и при этом пользоваться все блага XRT? Возможно Alveo не самый хороший выбор для такой задачи, это все же data center acceleration card (память -> карта -> память), а вам нужен SmartNIC. То есть, out of the box это не взлетит. IMHO, есть два пути. 1. Отказаться от kernel flow и вернуться к IP flow. Собираем железячный дизайн, собираем software стек драйвера kernel, userspace все как в старые добрые. И тогда все в ваших руках и под вашим полным контролем, без всяких там шеллов. 2. Копать xbtest gt mac test case исходники, если вообще их можно достать. Смотреть как kernel c GT работает, смотреть как ему подсунуть поток от другого kernel, а не с DMA, ну и что будет с планированием потоков данных на хосте.
  11. По дефолту Alveo идет с предустановленным дизайном, который подразумевает работу только с стеком XRT и Ethernet там действительно нет. Идеология kernel flow гоняет данные строго память хоста -> карта -> память хоста, сеть туда ни как не пристыковать. По другому маршрут IP flow вы сознательно отказываетесь от всех благ XRT и вся FPGA ваша. Если вы где-то из закромов Xilinx вытащили ref des с 100G CMAC и там все мигает, ну на базе него и развивайте свой проект в чем проблема то? Кабель и трансиверы вы правильно подобрали? Или 100G в 10G засунули? Там нужен brackout кабель.
  12. Очень хочется посадить джуниора/мидела ковырять это направление. Настроил и выложил бы кто-нибудь хороший образ с настроенным окржением для разработки на Chisel, пожал бы ему руку и поставил пиво
×
×
  • Создать...