Перейти к содержанию
    

deus

Свой
  • Постов

    95
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о deus

  • Звание
    Частый гость
    Частый гость
  • День рождения 10.01.1978

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

2 114 просмотра профиля
  1. Добрый день. Нет, в рамках текущих работ, учитывая их сложность и необходимость тесного взаимодействия с другими разработчиками удаленная работа попросту невозможна.
  2. Добрый день. https://electronix.ru/forum/index.php?showtopic=146186
  3. Добрый день. https://electronix.ru/forum/index.php?showtopic=146186
  4. Добрый день. В отдел разработки ВЧ приборов требуется инженер-разработчик ПЛИС. Компания ООО «Фирма Информтест» http://www.informtest.ru Работа в Зеленограде (ост. Парк Победы). Условия и обязанности: • Работа в команде разработчиков по созданию новейшего, конкурентоспособного контрольно-измерительного оборудования – спектроанализаторов, осциллографов, генераторов, трансиверов с использованием самой современной элементной базы. • Разработка, реализация и отладка проектов ПЛИС контрольно-измерительного оборудования производства холдинга «Информтест» на базе ПЛИС фирмы Intel (Altera); • Разработка и моделирований алгоритмов ЦОС на языке C/C++ или в MatLab/Simulink (Octave/GNU Radio). Аппаратная реализация алгоритмов в HDL коде; • Взаимодействие с инженерами-схемотехниками на этапе разработки принципиальной схемы в части сопряжения ПЛИС с остальными узлами, составление технических требований; • Разработка и аппаратная реализация на ПЛИС: - схем цифровой обработки и анализа сигналов; - схем модуляции/демодуляции, помехоустойчивого кодирования/декодирования сигналов цифровых систем связи; - интерфейсов связи PCI express, Ethernet; - интерфейсов обмена данными со статической и динамической памятью (DRR2/DDR3); - интерфейсов обмена данными с высокоскоростными ЦАП/АЦП, в том числе по интерфейсу JESD204B; - автоматов управления аппаратной частью по интерфейсам SPI, I2C, UART, в том числе на софт-процессорах (NIOS); • Написание проверочных тестов для верификации кода и моделирование проектов и их составных блоков в Modelsim/Aldec-HDL; • Разработка исходных данных для программистов-разработчиков драйверов устройств; • Отладка проектов ПЛИС на живой аппаратуре при помощи встроенных отладочных средств пакета Quartus Prime; • Разработка вспомогательного ПО на С/С++ для тестирования работы проектируемых проектов; • Интегрирование, сопровождение, поддержка и развитие разработанных проектов; • Разработка технической документации. Требования: • Высшее профильное образование технических ВУЗов: МГТУ им. Н.Э Баумана, МФТИ, МИЭТ, МЭИ и т.п по специальностям: системы связи, радиотехника, помехоустойчивое кодирование, цифровая обработка данных, программирование микроконтроллеров и ПЛИС; • Умение работать в команде; • Опыт разработки проектов ПЛИС от 3 лет; • Знание основ электроники и принципов цифровой схемотехники; • Базовые знания архитектуры и принципов работы систем цифровой связи; • Базовые знания современных высокоскоростных интерфейсов передачи данных; • Знание как минимум одного из языков описания и моделирования электронных систем Verilog/SystemVerilog, VHDL; • Уверенные знания программных сред Quartus Prime, Qsys, Modelsim/Aldec Active-HDL; • Навыки верификации и отладки проектов; • Знание принципов оптимизации проектов по частоте и/или площади в TimeQuest; • Опыт работы с ПЛИС семейств Cyclone/Arria/Stratix фирмы Intel (Altera); • Опыт программирования на С/С++; • Опыт реализации блоков цифровой обработки сигнала (DDS, IIR, FIR, CIC, FFT, IFFT). • Знание технического английского и умение работать с документацией; • Ответственность, инициативность, системное мышление, нацеленность на результат, умение работать в коллективе, готовность к изучению новых технологий; • Наличие гражданства РФ. Будет преймуществом: • Опыт работы в средах Matlab/Octave, опыт перевода Matlab моделей в HDL код; • Опыт работы с ПЛИС Xilinx и Lattice; • Знание и опыт работы в других средах разработки, синтеза и верификации HDL кода; • Опыт работы с микроконтроллерами и DSP процессорами; • Опыт работы с аналоговой схемотехникой; • Навыки использования в работе контрольно-измерительного оборудования; • Хорошая математическая подготовка; • Знания сетевых технологий и протоколов; • Опыт работы с интерфейсами Avalon-MM/Avalon-ST и интеграции Qsys проектов; • Опыт работы с интерфейсами DDR2/DDR3, PCI Express, 1G/10G Ethernet; • Знание скриптовых языков - Python/Tcl/Bash; • Практические навыки использования Git/SVN; • Умение планировать свое рабочее время и соблюдать график выполнения работ. Условия: • Оформление по ТК РФ; • Размер заработной платы обсуждается с успешным кандидатом по результатам собеседования; • Полностью белая заработная плата и премии по завершению проектов; • Работа в Зеленограде 5/2 с 9.00 до 18.00 (время может быть сдвинуто на +- 1 час по договоренности); • Высокопрофессиональный коллектив; • Возможность участвовать в решении интересных и амбициозных задач; • Профессиональный рост. Опыт работы с самой современной элементной базой и технологиями. Участие в разработке уникальных, конкурентноспособных на Российском и мировом рынке приборов. • Карьерный рост. Возможность в последствии создать и возглавить отдел разработчиков ПЛИС. Зарплата белая, начисляется на карточку. От 80 000 руб. при не полном соотвествии требованиям вакансии. От 100 000 руб. при полном соотвествии требованиям вакансии. Зарплата определяется по результатам собеседования с техническими специалистами. Резюме можете присылать мне в личную почту на этом форуме или через форму обратной связи на сайте компании. P.S. Также требуются опытные схемотехники. Зарплата и условия работы соответствующие.
  5. Я сталкивался с тем, что опция Rapid recompile в Quartus 9.1 не работала, вернее никак не влияла на скорость процесса компиляции. Возможно стоит попробовать сдалть это же в Q13.1.
  6. Так же интересует этот вопрос. Можно ли использовать повышающий трансформатор для увеличения амплитуды сигнала на выходе и не ухудшит ли это фазовый шум сигнала?
  7. а мы вот как разминаемся: http://inftest.ru/news/ID_249.html 2 канала, АЦП ADC12D1600, 12 бит, 2,5 ГСэмпла/с. Память 4 Гигаотсчета на канал.
  8. Фирма Информтест, ведущий производитель контрольно-измерительной аппаратуры в России, ищет поставщика АЦП ADC12D1600 производства фирмы National (теперь Texas Instruments). Возможна замена на другие АЦП из данной серии разрядностью 12 бит и частотами дискретизации от 2 до 3,6 Гсэмплов/с: ADC12D1800 3,6 Гсэмпла/с ADC12D1600 3,2 Гсэмпла/с ADC12D1000 2 Гсэмпла/с ADC12D1800 RF 3,6 Гсэмпла/с ADC12D1600 RF 3,2 Гсэмпла/с ADC12D1000 RF 2 Гсэмпла/с Заказ от 20 и более штук (для начала). Предложения оставлять в этой теме или направлять по адресу [email protected]
  9. Кто-нибудь уже устанавливал сервис пак 1 к 11.1? Там крек такой же или другой?
  10. У меня на столе стоит такой прибор. На прошлой неделе купили в штатах. Могу помочь, только при условии что вы говорите: делай раз, делай два... ЗЫ только разбирать я его не могу. начальство не позволит.
  11. Сам спрашиваю - сам отвечаю ))) Проблема разрешилась - была глупая ошибка в проекте, при подключении узла самоконтроля к контроллеру второго канала. Все работает на ура.
  12. Добрый день. Столкнулся со следующей проблемой: Есть микросхема Altera Stratix III EP3SL110F1152C2 на которой реализованы два раздельных контроллера внешней памяти DDR2 на планках SO-DIMM. Частота работы памяти 400 МГц (800 Мб/с). ПО Quartus 9.1. Тип контроллеров: HPCII. Для обоих контроллеров установлена опция "Enable dynamic parallel OCT". При этом калибровочные резисторы RUP и RDN 50 Ом находятся на соответствующих выводах в банке, где расположен (назовем его) "контроллер DDR2 №1". Для проверки сделан простой проект в котором на каждый контроллер подается тестовая последовательность от стандартного блока DDR2_example_driver.v. Результат наблюдаю через Signal Tap Analyser. В результате, контроллер №1 работает со своей памятью нормально, без ошибок. Второй контроллер - всегда работает с ошибками, то есть ни один из тестов памяти не проходит. Сигнал pnf_per_byte[31..0] блока DDR2_example_driver 2-го контроллера говорит о том, что сбой происходит по всем байтам шины данных. При этом, инициализация планок и калибровка в обоих контроллерах проходит успешно: PLL_LOCK и INIT_DONE обоих контроллеров устанавливаются в 1 после снятия сигнала сброса. Из того что сделано: - соответствие проекта схеме и печати проверял, все нормально; - цепи от StratiхIII до сокета SO-DIMM прозванивал (устанавливая на выходах альтеры лог. 0 и 1); - понижал частоту для второго контроллера до 200 Мгц - результат то же. - делал проект только с одним, 2-ым контроллером DDR2 - то же не помогло. Оба контроллера работают с одинаковой памятью и в одинаковых условиях. Разводку так же старались сделать максимально симметричной, с выравниванием по длинам цепей и соблюдением волновых сопротивлений 50 Ом. Единственное, в чем отличны оба контроллера DDR2 это один калибровочный блок, который они должны по моей идее разделять между собой. В связи с этим у меня возникли вопросы: 1) Правильно ли я вообще сделал, что оба контроллера используют один калибровочный блок, который расположен в том же банке, что и контроллер №1? 2) Если правильно, то надо ли что-то дополнительно делать в проекте для того что бы контроллеры "поняли" чего от них хотят? Например, использовать внешную мегафункцию ALT_OCT, выходы которой завести на входы oct_ctl_rs_value и oct_ctl_rt_value обоих контроллеров. Сейчас это не сделано. 3) Возможно я ошибаюсь и дело не в этом...может у вас возникнут какие-то идеи. Спасибо. PS R сожалению у альтеры мало написано про то, как происходит разделение ресурсов микросхемы в случае когда контроллеров DDR2 больше чем один...
  13. Сегодня получил 2-ю плату. PLL запустился сразу. Значит, на первой плате сдохшая микросхема AD9518-1. Возможно, перегрели в печке когда паяли.
  14. Выполните Back-Annotate Assigments с опцией Pin & Device и все будет хорошо.
×
×
  • Создать...