Dmitrij68

Похоже, то что у меня. При K7 передатчик, а КU приемник. При DFE все плохо, при LPM сносно. Я менял предискажения в Iberte. Сильно не помогло, но вероятности е-12 добился. (В обратную сторону -14 за 1час). Регулировал как пред так и пост искажения? На какой скорости работало? Перестраивал динамически или переразводил? По глазковым диаграммам у меня размыты границы по вертикали и рванные. На другой стороне, как у "учебнике" (идеальные). Заметна разница и от частоты. Просто не ожидал такой ситуации. Связывал и Кинтех и Артих и Виртех. На разводку не похоже, так как в одну сторону. Получается дело в кристале? Или совместимости GTX и GTH. И еще. С Soft error не сталкивались? При загруженнон ПЛИС бывает выскакивает, на пустой начинает на 4G, ниже все норма. Питание перепроварял, даже приподнял до max. Пульсации (померил щупом с пружинкой = 10.. 15 мВ). Грешил в начале на тактовую, но когда IBERT не выдал ни одной ошибки, то отсек. По поводу регулирования. Климатику не прогоняли? Как ведет себя при разных температурах окр. среды? Но появилась опять надежда. Проверю в понедельник.

Начал гонять по скоростям. На 2Гиг за 2часа на авроре без ошибок. На 3Гиг появляются, но редко. На 6Гиг все совсем плохо. Ibert за 3часа на 10Гиг без ошибок. Совсем. (000000).

Нет. Проблема осталась. Замыкал на месте проходных кондеров. KU без ошибок. K7 очень редко (10G). Не понятно одно: IBERT в направлении KU->K7 на 10G за 30мин без ошибок (BER = 0). Как только беру aurora64b66 ссо средствами диагностики (ничего не добавляю) появляются ошибки даже на 5G. На 4G исчезают. Добавляю в проект, ошибки выскакивают и на 3G. Питание вроде не просажено. Смотрел на кондерах по питанию под ПЛИС. Долго не отвечал, так как на работе до 21-00 сидел, а дома маленькие дети.......

Резистор RCAL 100 +- 1%. Питание проверял. Все. Ibert смотрел на K7 и KU. Глазковые диаграммы разные. на кинтексе вроде ничего, а на KU размыты по вертикали. Завтра буду на работе принесу картинки. Размахом и величиной предискажения тестировал. В рабочем направлении практически не ухудшатся (амплитуду уменьшал почти в 3 раза), а в другом - нечего не помогло (прием на KU). Выбирал транзит по аналогу на своей стороне, все нормально. Конденсаторы на рокетах 0.1 uF на TX (как в даташите). Правда на тактовой тоже 0.1, а рекомендуют 0.01. Но это врядли. Переключение фильтра DFE -> LME(вроде так) уменьшает ошибку с Е-8 до Е-11. И самое не понятное: IBERT линкуется на 10Гиг, а Аврора на 4G (при полном утсутствии ошибок за 7 минут). Возможно IBERT производит дополнетельные настройки рокетов...... По поводу разводки. Вроде ничего смертельного не вижу. Как бы не первый мой проект с рокетами и раньше на 8Гиг линковалось всегда. Есть подозрение что прозевал что-то новое у KU( не такое как у K7. Типа VRN был 100 для 50 Ом, а у KU 240 для 40 Ом). Осциллограф есть нормальный, но нет дифф щюпа )))))))))) (точнее есть до 1Gb, но этого мало) Возможно проблемы с питанием..... Пока склоняюсь к этому. Но заливка земли сплошная, 2 слоя. Питание тоже 2 или 3 слоя. Плата 12 слоев. Непонятно зачем на ките вокруг банков с рокетами дополнетельно прошита землеными переходными отверстиями? Борьба с шумом или усиление земли?

В рекомендациях написано 10мв, но у них в ките также 50мв(p-p). Разветвитель тактовой CDCLVD1208. 2:8 Differential Buffer Low Additive Jitter: <300 fs RMS in 10 kHz to 20 MHz Low Output Skew of 45 ps (Max) Universal Inputs Accept LVDS, LVPECL, LVCMOS Selectable Clock Inputs through Control Pin 8 LVDS Outputs, ANSI EIA/TIA-644A Standard Compatible Clock Frequency up to 800 MHz 2.375–2.625V Device Power Supply По глазковой диаграмме видно (насколько я понимаю), что с тактовой норма. Да и в другом направлении вроде норма. На диаграмме видно, что размыто пвертикале. Что-то с порогами.

Добрый вечер. Есть странная проблема. Связал по восьми рокетам Кинтех 325 и UltraScale 035. Со стороны UltraScale дпнные идут на скорости 10G без проблем (по показаниям Ibert ошибка 10е-13), а в обратную сторону линк есть, но много ошибок (вероятность ошибок 10е-7). Если переключить фильтр EQ из DFE в LME (вроде так линейный фильтр), то количество ошибок заметно уменьшается (10е-9) и BERR = 100. Аврора линкуется на 4GB без SOFT_error с пустым проектом. Как только добавляется SODIMM и PCIe gen3 , то и на 3Gbit появляется SOFT_error (в среднем раз в 3-5 сек). До этого связывал Кинтех с Кинтексом и Артиксом. Проблем не было. Питание 1В рокетов отдельно от ядра (отдельный источник питания). Титание QPLL каждой миросхемы от отдельного линейного стабилизатора (до 300 ма) из 2.5В. Генератор общей с диф. выходом (вроде 2121) и поступает на тактовый разветвитель (предназначен на 100 Ом и до 800МГц, 4 выхода). Правда два выхода терминированы IBUGDS_GTEx, а два остальный без терминации, но они не используются. Тактовые разделены кондерами по 0.1uF. Пульсации по питанию не превышают 50мВ п-п (в ките VC707 не лучше). Это моя третья разработка с рокетами. До этого проблем не возникало. Расстояние между микросхемами не более 5-7см. Борюсь уже 5 дней. Идеи заканчиваются. ;(((((( Монтаж проверяли на рентгене. Вроде чисто. Буду благодарен за ЛЮБЫЕ идеи, так как своих почти не осталось. Заранее благодарен.

Бывало на 16 гигах оперативки винда ругалась на нехватку памяти. 24 гига помогло. (проект 4 корки pcie x8 и 4 содима + 4 DMA + Aurora x4. Vivado 13.4 и 14.1)

Формат компилированных библиотек не поменялся? У меня почему-то моделсим ругается: # ** Error: (vish-42) Unsupported ModelSim library format for "C:/Temp/eee/project_1/project_1.cache/compile_simlib/secureip". (Format: 4) Как вручную запустить? (compile.bat выполнился, simulate.bat видимо не проходит из-за библиотек)

Также обнаружил и такую проблему: # -- Compiling architecture behavioral of fifo_generator_vhdl_beh # ** Error: (vcom-13) Recompile unisim.vcomponents because ieee.std_logic_1164 has changed. # # ** Error: ./../../../Immi_500.ip_user_files/ipstatic/fifo_generator_v13_0_0/hdl/fifo_generator_v13_0_rfs.vhd(55)): in protected region. # ** Error: ./../../../Immi_500.ip_user_files/ipstatic/fifo_generator_v13_0_0/hdl/fifo_generator_v13_0_rfs.vhd(55)): in protected region. # ** Error: ./../../../Immi_500.ip_user_files/ipstatic/fifo_generator_v13_0_0/hdl/fifo_generator_v13_0_rfs.vhd(55)): in protected region. # child process exited abnormally # Error in macro ./buff_wr_compile.do line 36 Получается Modelsim не может симулить криптованые корки? После перегенерации библиотек для симуляции с ключиком для х32 эти ошибки пропали.....

Здравствуйте. Vivodo 2015.3 + Modelsim 10.2c (пробовал и modelsim 10.1c). Создан Block Design, в него помещен AXI interconect, созданы порты. Встроенным Vivado Simulator моделирует, а Modelsim не хочет. Говорит: -- Compiling module axi_infrastructure_v1_1_0_axic_srl_fifo # ** Error: ./../../../project_1.srcs/sources_1/bd/design_1/ipshared/xilinx.com/axi_infrastructure_v1_1/hdl/verilog/axi_infrastructure_v1_1_vector2axi.v(142): Cannot find `include file "axi_infrastructure_v1_1_0_header.vh" in directories: # "./../../../project_1.ip_user_files/ipstatic/axi_infrastructure_v1_1/hdl/verilog", C:/modeltech64_10.2c/ovm-2.1.2/../verilog_src/ovm-2.1.2/src, C:/modeltech64_10.2c/uvm-1.1d/../verilog_src/uvm-1.1d/src # ** Error: ./../../../project_1.srcs/sources_1/bd/design_1/ipshared/xilinx.com/axi_infrastructure_v1_1/hdl/verilog/axi_infrastructure_v1_1_vector2axi.v(157): (vlog-2730) Undefined variable: 'G_AXI_AWADDR_INDEX'. и т.д. Бииблиотеки скомпилированы. Файл который не находит, на самом деле там лежит. Но он его никак не хочет видеть!!!! Может кто сталкивался?

Почему у меня отсутствует кнопка ОК? Могу отредактировать но не могу применить? И куда Вы добавляете set_property? В xdc или в свойства корки. В свойства корки есть только удалить, а добавить нет. Версия 2015.1 и 2015.3.

Почему у меня отсутствует кнопка ОК? Могу отредактировать но не могу применить? И куда Вы добавляете set_property? В xdc или в свойства корки. В свойства корки есть только удалить, а добавить нет. Версия 2015.1 и 2015.3.

Возможно ли добраться до исходников coregena Vivado 2015?

Библиотека скомпилирована и подключена. Моделсим ее видит. Нужен файлик fifo_generator_v9_2.vhd, а его нет. В этом файле прописано LIBRARY XilinxCoreLib; USE XilinxCoreLib.FIFO_GENERATOR_V9_2; и параметры с которыми сгенерирована корка. Все файлы в папке fifo_generator, blk_mem_gen_v7_1 криптованы. А я не знаю какие нужны параметры, так как корка входящая в другую корку........ Всем спасибо. Проблема решена..... Нужно было помимо -L xilinxcorelib_ver добавить -L xilinxcorelib и все завелось с пол пинка.... проект смешанный virilog и vhdl. Видимо поэтому.

Прописано вот что: vsim -L unisims_ver -L unimacro_ver -L xilinxcorelib_ver -L secureip -lib work -voptargs=\"+acc\" -t 1ps test_axi_256_512 glbl Вроде все подключено. Правда нашел ошибку. В корке на N-ной ступени требует fifo_generator v9.2. В папке корки есть эти файлы, но они шифрованы и Modelsim их не понимает (((( :crying: . Забыл сказать что все в Vivado 14.3 на всякий случай.... Вот что написано в *.veo: // You must compile the wrapper file axis_interconnect_v1_1_0.v when simulating // the core, axis_interconnect_v1_1_0. When compiling the wrapper file, be sure to // reference the XilinxCoreLib Verilog simulation library.