slawikg 0 24 декабря, 2017 Опубликовано 24 декабря, 2017 · Жалоба Всем здравствуйте ! При компиляции example проекта с коркой DDR SDRAM Controller with ALTMMPHY CYCLONE3 получаю собщение об ошибке Error (169012): Output or bidirectional pin mem_addr[4] in pin location C19 (pad_282) is too close to VREF pin in pin location D17 (pad_281) Error (169012): Output or bidirectional pin mem_addr[3] in pin location D19 (pad_283) is too close to VREF pin in pin location D17 (pad_281) Error (169012): Output or bidirectional pin mem_addr[4] in pin location C19 (pad_282) is too close to VREF pin in pin location D17 (pad_281) Error (169012): Output or bidirectional pin mem_addr[3] in pin location D19 (pad_283) is too close to VREF pin in pin location D17 (pad_281) QUARTUS13.1. 16 бит данных DQ0-DQ15 и DQS размещены в банке 8. Адресные и контрольные сигналы размещены в банке 7, в котором размещен VREF pin, указанный в сообщение. 16 бит данных DQ0-DQ15 и DQS размещены в банке 8. Адресные и контрольные сигналы размещены в банке 7, в котором размещен VREF pin, указанный в сообщение. Я так понимаю, VREF pin появились в этом банке появились из-за синхросигналов mem_clk, mem_clk_n, которые которые номинально bidir , в проекте же они используются как выходы . А выходы sstl вроде не требуют VREF. Искал во всех мануалах, но нигде не нашёл ограничений на размещение в зависимости VREF! Как можно избавиться от этой ошибки не изменяя расположения сигналов? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
slawikg 0 5 января, 2018 Опубликовано 5 января, 2018 · Жалоба Приветствую! Всех с новым годом! Заменил стандарт IO С sstl на 2.5 V для синхросигналов mem_clk, mem_clk_n, сообщения пропали ну а на входе микрона сигналы посмотрел с помощью осциллографа, вроде соответствуют стандарту sstl-2. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
slawikg 0 11 января, 2018 Опубликовано 11 января, 2018 · Жалоба Всем здравствуйте ! На плате установлены терминирующиие резисторы + OCT, получается слишком болольшой номинал последовательного резистора. OCT ставиться автоматом, а в ассигмент едиторе отключить не получается. Каким образом можно ещё отключить последовательный резистор?. Заранее благодарен! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Realking 0 11 января, 2018 Опубликовано 11 января, 2018 · Жалоба Всем здравствуйте ! При компиляции example проекта с коркой DDR SDRAM Controller with ALTMMPHY CYCLONE3 получаю собщение об ошибке QUARTUS13.1. 16 бит данных DQ0-DQ15 и DQS размещены в банке 8. Адресные и контрольные сигналы размещены в банке 7, в котором размещен VREF pin, указанный в сообщение. 16 бит данных DQ0-DQ15 и DQS размещены в банке 8. Адресные и контрольные сигналы размещены в банке 7, в котором размещен VREF pin, указанный в сообщение. Я так понимаю, VREF pin появились в этом банке появились из-за синхросигналов mem_clk, mem_clk_n, которые которые номинально bidir , в проекте же они используются как выходы . А выходы sstl вроде не требуют VREF. Искал во всех мануалах, но нигде не нашёл ограничений на размещение в зависимости VREF! Как можно избавиться от этой ошибки не изменяя расположения сигналов? мне кажется, что нужно выполнить скрипт ddr3 pin assignment . tcl я в своих проектах его запускаю Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
slawikg 0 11 января, 2018 Опубликовано 11 января, 2018 · Жалоба мне кажется, что нужно выполнить скрипт ddr3 pin assignment . tcl Спасибо, вы меня выручили! Я думал что эти скрипты запускаются автоматом. Сейчас запустил скрипт и, после компиляции ОСТ отключились! я в своих проектах его запускаю Там ещё есть скрипты может их тоже надо запускать отдельно? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
