реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Как правильно законстренить, transceivers
Lutovid
сообщение Apr 25 2018, 16:12
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 98
Регистрация: 24-02-14
Из: Москва
Пользователь №: 80 661



Привет!
Подскажите, люди добрые, как правильно проконстренить нарисованную схему на картинке в вивадо? Один и тот же выход клока подстраивается при помощи drp и есть 2 логических блока - один работает в случае одной частоты, другой в случае второй.
Сталкивался раньше с таким в айсе - ставил 2 bufg перед каждым блоком и прописывал для каждого свою частоту(вивадо оказывается слишком умный для такого и говорит, что несоответствуют заданные частоты). Вариант проанализировать все на самом быстром клоке не подходит - медленная логика не должна анализироваться на быстром клоке.
Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
TRILLER
сообщение Apr 25 2018, 19:18
Сообщение #2


Частый гость
**

Группа: Свой
Сообщений: 178
Регистрация: 17-02-09
Из: Санкт-Петербург
Пользователь №: 45 001



Если у очень хочется, то можно поставить последовательно ещё какой-нибудь клоковый буфер и прописать тиг ЧЕРЕЗ него, а потом уже действовать по Вашей схеме из айса.
Go to the top of the page
 
+Quote Post
Lutovid
сообщение Apr 26 2018, 13:06
Сообщение #3


Частый гость
**

Группа: Свой
Сообщений: 98
Регистрация: 24-02-14
Из: Москва
Пользователь №: 80 661



Цитата(TRILLER @ Apr 25 2018, 22:18) *
Если у очень хочется, то можно поставить последовательно ещё какой-нибудь клоковый буфер и прописать тиг ЧЕРЕЗ него, а потом уже действовать по Вашей схеме из айса.

Это рабочий вариант или вокэраунд? Меня интересует как это делать корректно и как это обычно делают люди, сталкивающиеся с такой проблемой
Go to the top of the page
 
+Quote Post
TRILLER
сообщение Apr 27 2018, 21:17
Сообщение #4


Частый гость
**

Группа: Свой
Сообщений: 178
Регистрация: 17-02-09
Из: Санкт-Петербург
Пользователь №: 45 001



Цитата(Lutovid @ Apr 26 2018, 16:06) *
вокэраунд

Это чего?

Работать точно будет. Только появятся дополнительный клоковый буфер(BUFH проще всего) и 4 асинхронных фифо - 2 перед блоками логики и 2 в месте перехода на общую частоту. Кстати, в нарисованной Вами схеме BUFG я бы также заменил или на H или на R(не помню только, позволяет ли 7-я серия 2 H в послед). И не забудте абозвать все 3 домена асинхронными.
Лично я не знаю, как по-другому развязать несколько физически связанных домена в вивадо(может плохо искал?) На всякие эксклюзивные/асинхронные группы ей наплевать.
Go to the top of the page
 
+Quote Post
Lutovid
сообщение Apr 28 2018, 13:57
Сообщение #5


Частый гость
**

Группа: Свой
Сообщений: 98
Регистрация: 24-02-14
Из: Москва
Пользователь №: 80 661



Цитата(TRILLER @ Apr 28 2018, 00:17) *
Это чего?

Костыль)

Цитата(TRILLER @ Apr 28 2018, 00:17) *
Кстати, в нарисованной Вами схеме BUFG я бы также заменил или на H или на R(не помню только, позволяет ли 7-я серия 2 H в послед).

это схема из даташита(я только дорисовал блоки clk1 и clk2), там должен стоять именно bufg - так рекомендует производитель,

https://www.xilinx.com/support/documentatio...g-switching.pdf - вот пример где по идее такая же проблема должна быть, но я не могу понять как ее решили
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 18th August 2018 - 23:09
Рейтинг@Mail.ru


Страница сгенерированна за 0.00962 секунд с 7
ELECTRONIX ©2004-2016