реклама на сайте
подробности

 
 
2 страниц V  < 1 2  
Reply to this topicStart new topic
> Как отключить оптимизацию регистра в Verilog?, Тайны Verilog
RobFPGA
сообщение Nov 15 2017, 16:25
Сообщение #16


Знающий
****

Группа: Свой
Сообщений: 921
Регистрация: 23-12-04
Пользователь №: 1 643



Приветству!

Цитата(one_eight_seven @ Nov 15 2017, 18:13) *
...
лучше такие моменты искоренять. Но я даже не знаю сегодня тула, который бы сам не смог правильно привести данные. Vivado, Quartus, DC, VCS, ModelSim, Icarus это воспринимают нормально.

Quartus ворчит Wrnning ... на такое при синтезе (раздражает twak.gif ), Vivado и ModelSim кушают молча.
Но результат правильный и там и там.

Успехов! Rob.
Go to the top of the page
 
+Quote Post

2 страниц V  < 1 2
Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th November 2017 - 09:43
Рейтинг@Mail.ru


Страница сгенерированна за 0.01704 секунд с 7
ELECTRONIX ©2004-2016