DLR 0 19 марта, 2005 Опубликовано 19 марта, 2005 · Жалоба Подскажите кто может, В проекте на VHDL ISE 6.3 необходимо использовать всю блочную-RAM, находящуюся в ПЛИС VertexE 300 (16K), как один массив. Можно ли это сделать, и если да то как? Заранее спасибо! :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
papasha 0 19 марта, 2005 Опубликовано 19 марта, 2005 · Жалоба Сгенерить корегеном. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
belena7 0 21 марта, 2005 Опубликовано 21 марта, 2005 · Жалоба da. zaxodish' v CoreGen vibiraesh' tam Block RAM, opredelyaesh' razmer address i data bus (isxodya iz dostupnosti v tvoem Virtex) ono tebe generiruet i tbl vstavlyaesh' iz file *.vho ego kak component v svoi code. Vsego lish' Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DLR 0 21 марта, 2005 Опубликовано 21 марта, 2005 · Жалоба А на языке VHDL никак? или как CoreGen подключить в проект на VHDL? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
V1ad 0 21 марта, 2005 Опубликовано 21 марта, 2005 · Жалоба А на языке VHDL никак? или как CoreGen подключить в проект на VHDL? <{POST_SNAPBACK}> К сожалению, Вы не сказали, какую память Вы хотите создать: двух- или однопортовую. Block RAM - это библиотечный элемент объемом 4кБит. RAMB4_Sn - однопортовая RAM RAMB4_SmSn - двухпортовая RAM где n,m - разрядность шины данных Их описание есть в документации Libraries Guide Xilinx, например ISE. А еще лучше описание взять из самой библиотеки Virtex. Соответственно, если требуется описать блок памяти 16К в VHDL, надо создать компонент в который подключить один из двух вышеуказанных компонентов и, например, конструкцией generate разможнить в нужном формате эти BlockRam. Что касается Coregen, то он создает уже готовый компонент, который просто подключаете к себе в проекте. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DLR 0 21 марта, 2005 Опубликовано 21 марта, 2005 · Жалоба А на языке VHDL никак? или как CoreGen подключить в проект на VHDL? <{POST_SNAPBACK}> К сожалению, Вы не сказали, какую память Вы хотите создать: двух- или однопортовую. Block RAM - это библиотечный элемент объемом 4кБит. RAMB4_Sn - однопортовая RAM RAMB4_SmSn - двухпортовая RAM где n,m - разрядность шины данных Их описание есть в документации Libraries Guide Xilinx, например ISE. А еще лучше описание взять из самой библиотеки Virtex. Соответственно, если требуется описать блок памяти 16К в VHDL, надо создать компонент в который подключить один из двух вышеуказанных компонентов и, например, конструкцией generate разможнить в нужном формате эти BlockRam. Что касается Coregen, то он создает уже готовый компонент, который просто подключаете к себе в проекте. <{POST_SNAPBACK}> Большое спасибо за ликбез! ;) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться