alkinoy

Народ, а подскажите такой вопрос. Дороги делать необходимо все с одинаковым временем распространением? (речь о DDR2 идет) Есть такие группы линий: - адрес, банк - данные - такт - LDQS - UDQS - RAS, CAS - CKE, ODT Не увидел требований, должны ли все сигналы иметь одинаковое время или какой то должен быть чуть задержан (например, такт, что б все другие дошли гарантированно?) С ДДР2 первый раз разводку делаем, много неясности. Спасибо.

привет всем. вопрос. При выравнивании задержек используется ветвление дорожек (меандр со скошенными углами). Насколько сильно влияет на задержки получившаяся индуктивность? грубо говоря, равно ли время прохождения сигнала по прямой рожки длиной 100 мм времени прохождения по извилистой, но тоже 100 мм длиной? Взял трассировку из отладочной платы - там достаточно большой разброс по длинам дорожек, порядка 2%. Часть выполнена с зигзами, часть - просто прямые (длинные). Разработчика с ПО, способным развести с расчетом времени прохождения нет, вот и возник вопрос, достаточно ли просто соблюсти одиннаковость длин? Трассирую плис + ддр2.

Товарищ станислав кроме как требования обосновать обычно ничего и не пишет. не обращайте внимания... не надо про товарища, надо про ВАХ. l1l1l1

ага, суть идеи понятна. спасибо.

Всем привет. Вот есть АЦП http://www.linear.com/product/LTC2205 . У нее есть 2 параметра: Sample Rate: 65Msps/40Msps 700MHz Full Power Bandwidth S/H Что такое Full Power Bandwidth S/H? Это полоса пропускания? Тогда почему полоса пропускания на порядок больше максимальной частоты дискретизации? Что бы не искажался входной сигнал? Спасибо.

да, похоже :) насколько реально в железе?

железо должно быть к концу августа

дополняю ТЗ (к сожалению, первый пост отредактировать не получилось) Есть два режима - наладка и работа. в режиме наладка шаг изменяется кнопкой (или командой) и время установки задержки не критично. Далее, будут определены несколько фиксированных вариантов сдвига (3-4 варианта). Эти заранее определенные сдвиги должны будут крутиться постоянно в цикле. То есть получается некий алгоритм перестроения сдвигов второго сигнала относительно первого (скажем, первый период - сдвиг1, второй - сдвиг2, третий - сдвиг 2, четвертый - сдвиг 3, пятый - сдвиг 3, шестой сдвиг 3, а потом снова все, то есть седьмой период - сдвиг 1, восьмой - сдвиг 2, и тд в цикле). Время перестроения при работе критично и важно - если в этом периоде должен быть сдвиг по фазе 5 нс, а в следующем 13 - то переходных периодов быть не должно. ЗЫ возможно использование внешних линий задержек, но крайне хотелось бы избежать. Сейчас так и реализовано (20 см кабеля = 1 нс)), только сдвиг один и жестко задан. Во вложении - примерный рисунок как это будет при длительной работе. __2.doc

если вы в пригороде то да. если слишком далеко - не совсем представляю как? надо как минимум раза три-четыре будет встретиться - на этапе постановки задачи и потом, на этапе сдачи. Хотя все обсуждаемо. пишите.

Я ни в коем случае не настаиваю на описанном варианте. Читайте первую часть - именно ТЗ. КАК это будет сделано внутри - полностью компетенция разработчика.

Всем привет. Ищу в Киеве разработчика под Spartan6. Есть ТЗ (упрощенный пример во вложении), необходимо выполнить разработку. В дальнейшем вероятны другие проекты под ПЛИС. Все подробности и вопросы в [email protected], в теме желательно указать "Spartan", что бы не проглядеть письмо. ____________________.doc

Да, спасибо. По указанному документу возник вопрос. Фигурирует I/O Clock - частота, с которой будут выводится последовательные данные. Она подается извне или ее можно синтезировать внутри? Если да - то как? Я правильно понимаю, что внутри плис можно реализовать подобие ПЗУ для хранения данных? Я правильно понимаю, что спартану нужно снаружи вешать ПЗУ, которое будет хранить сам проект? Есть много непонятной информации о частотах. Как обозначается максимальная тактовая частота внутренней логики? Как определить максимально достижимую частоту на выходе, сконфигуренном как LDVS? Есть указания 800 МБ/с, но указано, что это Integrated Memory Controller blocks - то есть это максимальная частота обращения к внутренней памяти? А мне нужно получить импульсы на выводе плис. КАк я себе вижу реализацию внутренностей. Есть несколько сдвиговых 32-х разрядных регистров. С частотой 125 мгц это все дело пачками по 4 бита подается на сериализатор и с 4х скоростью плюется на выход. В сдвиговые регистры последовательно загружаются заранее предопределенные наборы данных, таким образом получаю свои меняющиеся ширину импульсов и сдвиг фаз. То есть в виде логических элементов я схему могу нарисовать. Осталось это реализовать внутри плис.... Спасибо.

ничего себе. но вот вроде нашел спартан6 за 13 баксов (XC6SLX4-3TQG144I - $12.42) мне не нужен прием. мне нужен генератор импульсов. По этому приемного устройства не будет... великолепно! пошел читать мануалы. Если у кого есть примеры реализации передачи данных по LVDS - буду благодарен за ссылки. или почту. ([email protected])

Не затруднит помочь сделать выбор? Посмотрел на спартан6 - корпус TQG144 мне подходит по габаритам. Все спартаны6 имеют LDVS интерфейсы? Два выхода можно заставить стабильно синхронно работать? Какая максимальная тактовая частота работы (если вообще есть такое понятие)? эээ, а что с ценой? какие порядки цен - не сложно назвать?

Такое реализуемо? Подскажите - каким кристаллом? У меня идея была в том, что в качестве сдвигового регистра выступает LVDS. То есть я в него гружу необходимую мне последовательность - и получаю на выходе импульсы нужной мне длительности. при 500 МБит/с длительность одного бита как раз будет 2 нс. одним каналом LVDS вывожу что то типа 1111110000000000000000000000000 а вторым - 0001111000000000000111100000000 вот и получил, на первом канале один импульс с длительностью 12 нс и периодом 64, а на втором - 8 нс, период 32 нс, сдвиг относительно первого - 6 нс. Или это мои розовые девичьи мечты?