[sirin 0]

Ув. Разработчики.

У меня такая проблема: есть схема работы с PCM шинами. Одна шина идет от DSP с частотой 4.6 МГц. Сделана программная PLL, преобразующая 4.6 МГц в 2.048 МГц (для потока Е1). Весь проект сделан на ACEX1K50, схема тактируется кварцом 61 МГц. Проблема что у меня проект по скорости не проходит. Для ускорения есть вариант: медленные блоки повесить на clk = 61/2, а быстрые на 61. Получается синхронная схема с 2 тактирующими сигналами. Как правильно развязать эти части схемы между собой?

И вообще, может кто нить посоветовать / прислать какую нить литературу по организации схем с несколькими тактирующими сигналами. Буду очень признателен.

[Elresearch 1]

Попробую подцепить файл (сорри если не получиться) или поищите сами в инете документ "Synthesis and Scripting Techniques for Designing Multi-

Asynchronous Clock Designs"

 

Но вообще то с половинной частотой ИМХО проблем не должно быть.

CummingsSNUG2001SJ_AsyncClk_rev1_1.pdf

[Barbarossa 0]

С кратными частотами проблем быть не должно. Только все тактовые сигналы должны быть глобальными.

А еще можно все тактировать одной частотой, но в медленных блоках обрабатывать данные с частотой вдвое меньшей. Т. е. на все clk подавать 61 МГц, а на enable подавать частоту в два раза меньше.

[sirin 0]

Спасибо за документ, файл прикрепился.

Моя задача соединить части схемы, работающие от разных Сlk так, что бы не внести дополнительное дрожание (jitter) в pclk сигнал на PCM шинах. Если блоки PLL и блоки, использующие выходные сигналы PLL, работают на одном clk, то тогда происходит только задержка сигнала. А если их посадить на разные: на PLL - 61 МГц, а остальные на 61/2, то тогда медленные блока вносят свой jitter.

Какой должна быть идеология схемы стобы этого не происходило?

[Elresearch 1]

Ну раз клоки асинхронны изучайте документ и будет Вам счастье