Перейти к содержанию
    

sancheez

Участник
  • Постов

    6
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о sancheez

  • День рождения 18.06.1987

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array
  1. part_mem_bits не решили проблемы. помогло `define FULL_MEM
  2. QuestaSim выдавал следующую ошибку: Fatal: (vsim -u) ***** Memory allocation failure. ***** Please check your system for available memory and swap space. Я стал в окно WAVE добавлять меньше сигналов и проблема исчезла... память пишется на ура!!! Спасибо вам за мудрые советы :rolleyes:
  3. Спасибо, теперь только после изменения файла ddr_model.v и запуске симуляции вылетает Questasim :laughing:
  4. Модель памяти на Микроновском сайте и в коре совпадают. При генерации все параметры проверял не однократно. На мой взгляд моя проблема в том, как задать FULL_MEM.
  5. Я сгенерил кору в CORE GENе Xilinx, MIG - memory interface generator для памяти указанной выше. После генерации появляется и сама модель памяти DDR_model.v которая, собственно, заменяет память при симуляции. В этом файле прописаны всякие debug сообщения выскакивающие при определенных условиях или ошибках. Я написл пользовательский модуль - который должен посылать и выводить данные сначала с коры контроллера, а он в свою очередь с памяти. Этот самый файл DDR_model.v в момент симмуляции записи данных в память выводит сообщения о том, по какому адресу и какие данные загоняются в память, как только заполнены все колонки, выводится сообщение указанное в первом сообщении. На сколько я понимаю, кора она же контроллер должна переключать строки и даже банки памяти автоматом. Открытыми несколько строк держать врядли может. Делает (precharge) а в это время данные пишутся в FIFO.
  6. Здравствуйте. Кто знает, каким образом избавиться от ошибки: Memory overflow, you mast increase the part_mem_bits parameter or `define FULL_MEM - данная ошибка появляется при попытке контроллера сменить строку в банке памяти. Речь идет о оживлении КОРЫ памяти для Virtex4. Память микроновская MT46V64M16, кора сгенерена в Xilinx ISE. P.S. увеличение параметра part_mem_bits результата не дает. Заранее спасибо!
×
×
  • Создать...