1891ВМ12Я 0 21 августа, 2018 Опубликовано 21 августа, 2018 · Жалоба Только что в какой-то мере победил задачу управления задержкой поступающего на вход сигнала перед десериализатором на Spartan 7. Настраивается по идиотски, еще предстоит добить. Аналогичная задача стоит на Cyclone 10 LP. Есть опасения, что это управляется не для всех входов (что-то про клоковые входы пишут, что лишь на них). В документации пишут, что: You can activate the programmable IOE delays to ensure zero hold times, minimize setup times, increase clock-to-output times, or delay the clock input signal. This feature helps read and write timing margins because it minimizes the uncertainties between signals in the bus. Each pin can have a different delay value to ensure signals within a bus have the same delay going into or out of the device. Далее: Related Information • Timing Closure and Optimization chapter, Volume 2: Design Implementation and Optimization, Intel Quartus Prime Handbook Provides more information about the input and output pin delay settings. Скачиваем qts-qps-5v2.pdf "Intel® Quartus® Prime Standard Edition Handbook Volume 2 Design Implementation and Optimization Updated for Intel® Quartus® Prime Design Suite: 17.1". И... Там нет ничего про то, как управлять задержками... Может я не туда смотрю? Ищу по слову delay. Может оно не так называется? В IP каталоге в Quartus Prime тоже варианты перебирал, не нашел через что подобная задержка управляется. P.S. У хилых там на самом видном месте в SelectIO Wizard целая вкладка для настройки задержек. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Flip-fl0p 4 21 августа, 2018 Опубликовано 21 августа, 2018 · Жалоба Только что в какой-то мере победил задачу управления задержкой поступающего на вход сигнала перед десериализатором на Spartan 7. Настраивается по идиотски, еще предстоит добить. Аналогичная задача стоит на Cyclone 10 LP. Есть опасения, что это управляется не для всех входов (что-то про клоковые входы пишут, что лишь на них). В документации пишут, что: Далее: Скачиваем qts-qps-5v2.pdf "Intel® Quartus® Prime Standard Edition Handbook Volume 2 Design Implementation and Optimization Updated for Intel® Quartus® Prime Design Suite: 17.1". И... Там нет ничего про то, как управлять задержками... Может я не туда смотрю? Ищу по слову delay. Может оно не так называется? В IP каталоге в Quartus Prime тоже варианты перебирал, не нашел через что подобная задержка управляется. P.S. У хилых там на самом видном месте в SelectIO Wizard целая вкладка для настройки задержек. Посмотрите вот это описание: https://www.intel.com/content/dam/altera-ww..._altdq_dqs2.pdf Но вроде как где-то встречал фразу что-то типа: модуль не предназначен для управления задержкой сигнала для подстройки фазы... Больше я не нашел способа управлять задержкой входного сигнала у Altera.... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 21 августа, 2018 Опубликовано 21 августа, 2018 · Жалоба Посмотрите вот это описание: https://www.intel.com/content/dam/altera-ww..._altdq_dqs2.pdf Но вроде как где-то встречал фразу что-то типа: модуль не предназначен для управления задержкой сигнала для подстройки фазы... Они вот что написали: ALTDQ_DQS2 Features Access to I/O delay chains to fine-tune delays on the data or strobe signals Спасибо, попробую. Если это не оно, то что же есть другое? Оно ведь сгодится для подстройки ALTLVDS_RX? Циклона 10 поддержки этим ALTDQ_DQS2 не просматривается. Но должно же оно где-то быть? Иначе же работать не будет. Буду дальше копать. Найду - напишу в теме. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Flip-fl0p 4 22 августа, 2018 Опубликовано 22 августа, 2018 · Жалоба Они вот что написали: ALTDQ_DQS2 Features Access to I/O delay chains to fine-tune delays on the data or strobe signals Спасибо, попробую. Если это не оно, то что же есть другое? Оно ведь сгодится для подстройки ALTLVDS_RX? Циклона 10 поддержки этим ALTDQ_DQS2 не просматривается. Но должно же оно где-то быть? Иначе же работать не будет. Буду дальше копать. Найду - напишу в теме. Посмотрите ещё описание на Вашу FPGA может там есть блоки DPA (Dynamic phase aligned). Данный блок вроде как сам умеет настраивать частоту. Ещё посмотрите вот эту ссылку https://www.intel.com/content/dam/altera-ww...ug_altiobuf.pdf может поможет.... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 22 августа, 2018 Опубликовано 22 августа, 2018 · Жалоба Посмотрите ещё описание на Вашу FPGA может там есть блоки DPA (Dynamic phase aligned). Данный блок вроде как сам умеет настраивать частоту. Ещё посмотрите вот эту ссылку https://www.intel.com/content/dam/altera-ww...ug_altiobuf.pdf может поможет.... Вот настройки для alt_iobuf под Cyclone V: Вот настройки для alt_iobuf под Cyclone 10LP: Нету таких настроек даже. А вот тут на их форуме пишут типа "мы это не поддерживаем, да и зачем это надо": https://forums.intel.com/s/question/0D50P00...ble-dynamically На счет DPA - нету нигде таких блоков, через какой визард их вызывать, через какие IP core их можно активировать? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Flip-fl0p 4 22 августа, 2018 Опубликовано 22 августа, 2018 · Жалоба Правильно пишут. Поскольку на стратиксах есть блоки DPA. Они встроены в LVDS приемники - ALT_LVDS_RX Я тоже не нашел никакого способа управлять задержкой. Пришлось на PLL динамически фазу крутить и писать автомат, который определяет наилучшую фазу по тестовым словам. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 22 августа, 2018 Опубликовано 22 августа, 2018 · Жалоба Правильно пишут. Поскольку на стратиксах есть блоки DPA. Они встроены в LVDS приемники - ALT_LVDS_RX Я тоже не нашел никакого способа управлять задержкой. Пришлось на PLL динамически фазу крутить и писать автомат, который определяет наилучшую фазу по тестовым словам. В Cyclone 10 нету DPA: Хотя в Arria 2 GX есть, пробовал для сравнения. В общем, понятно. Тема решена. Не нахожу решения не потому что плохо искал, а потому что его в этой черной комнате нет. Но у меня есть возможность пока что обойти эту проблему, у меня cyclone10 связывается со spartan7 двумя дифф парами - одна на передачу, другая на прием. При этом, я могу управлять задержкой как на приеме от циклона, так и на передачу в циклон! Поступлю пока так, а потом, если припечет, решу это управлением фазой PLL. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться