[Крюк 0]

Leonardo игнорирует начальную инициализацию сигналов, а как другие синтезаторы? Почему он так поступает, самое вроде простое дело, при схемном вводе это происходит автоматом Ну почему, когда используешь схемный ввод, выбираешь тип триггера, выберешь FDC сигнал будет в "0", выберешь FDP сигнал будет в "1", в любом счётчике, сгенерированном в CoreGeneration, можно задать любое начальное значение. Какая разница, использовать схемный ввод или писать код на HDL.

[pyadvychuk 0]

Leonardo игнорирует начальную инициализацию сигналов, а как другие синтезаторы?

<{POST_SNAPBACK}>

 

все синтезаторы игнорируют.

для этого есть, или вернее, вами должен быть предусмотрен сигнал сброса.

по умолчанию усе триггера переходят в 0 после старта.

 

почитайте мануал по конфигурированию, скажем, спартанов, и обратите внимание на startup циклы. там и диаграммы приведены, и пояснения - чито в каком такте происходит

[des00 25]

все синтезаторы игнорируют.

для этого есть, или вернее, вами должен быть предусмотрен сигнал сброса.

по умолчанию усе триггера переходят в 0 после старта.

 

почитайте мануал по конфигурированию, скажем, спартанов, и обратите внимание на startup циклы. там и диаграммы приведены, и пояснения - чито в каком такте происходит

<{POST_SNAPBACK}>

 

1. ну скажем что не все :)

2. можно и без сброса у ксайлинкса для этого есть GSR модуль,

3. кто сказал ? как указать генератору битового кода, так и будет (ксайлинкс)

[Крюк 0]

Когда используешь схемный ввод можно задать любое начальное значение триггеру. Какая разница, использовать схемный ввод или писать код на VHDL? Неужели никто не знает ответа на этот вопрос?

[sazh 3]

"Когда используешь схемный ввод можно задать любое начальное значение триггеру. Какая разница, использовать схемный ввод или писать код на VHDL? Неужели никто не знает ответа на этот вопрос? "

У меня вопрос. Что Вы под этим понимаете (задать начальное значение триггеру)?

[vetal 0]

to aem: В схемном вводе вы задаете аттрибуты соответствующим триггерам. Почему же вы тогда игнорируете эти аттрибуты в hdl?

 

К примеру запись для altera:

signal my_reg : std_logic
attribute altera_attribute : string;
attribute altera_attribute of my_reg : signal is "POWER_UP_LEVEL=HIGH";
process(clk)
begin
  if(rising_edge(clk)) then
     my_reg <= d;
  end if;
end process;

Эти аттрибуты передаются из синтезатора в имплементатор.

[pyadvychuk 0]

1. ну скажем что не все :)

<{POST_SNAPBACK}>

примерчик плз.

 

2. можно и без сброса у ксайлинкса для этого есть GSR модуль,

<{POST_SNAPBACK}>

который и будет генерировать вам сброс

 

3. кто сказал ? как указать генератору битового кода, так и будет (ксайлинкс)

<{POST_SNAPBACK}>

т.е изменить умолчания генератора бит кода??

[des00 25]

примерчик плз.

симплифай 8.2 и старше

 

который и будет генерировать вам сброс

Да но при этом делать он это будет автоматом, а не по внешнему пину.

 

т.е изменить умолчания генератора бит кода??

есть опция в исе, о превоначальной инициализации тригеров в битмапе

[pyadvychuk 0]

ладно, проехали..

 

симплифай 8.2 и старше

 

бАлин как время летит, я тока 2 недели назад с 7.2 на 8.1 переполз, а вы уже к 8.2 прибавляете "и старше" :))

 

де его этот 8.2 и старше взять то можно не подскажете?? :))

 

кстати, при переходе разницы не почувствовал ваще НИВЧЕМ.

разве что прото какой-то появился..

 

как у тех которые "и старше" :)) дела с новизной обстаят..

стоит ваще качать то их??

[des00 25]

де его этот 8.2 и старше взять то можно не подскажете?? :))

 

кстати, при переходе разницы не почувствовал ваще НИВЧЕМ.

разве что прото какой-то появился..

 

как у тех которые  "и старше" :)) дела с новизной обстаят..

 

Хмм насчет где взять на фтп вестимо, с доступом туда помочь не могу. Становитесь своим.

Насчет новизны я пише на ВХДЛ с обильным применением структурного описания (все хардварно зависимое - корегенратор или компоненты) .

Спорно, но именно такой подход показал более высокую "глюкостойокость" и скорость описания (не приходиться обманывать синтезатор)

 

а с ВХДЛ у симплифая проблем мало, в отличие от верилога.

 

По докам могу сказать что появилась поддержка описания многопортовой памяти,

"встроеннный" аналог амплифи (Симплифи примьер), по атрибутам вроде все тоже самое осталось.

 

Работать стал вроде немного побыстрее.

[pyadvychuk 0]

короче - ниче нового..

не понятно тока нахера версии плодят если изменений - по минимуму.

разве что качнуть, на ентот Симплифи примьер посмотреть.

 

а то утомили меня эти нестыковки типа симплифай на 98MHz развел,а ISE на 91

[des00 25]

а то утомили меня эти нестыковки типа симплифай на 98MHz развел,а ISE на 91

<{POST_SNAPBACK}>

 

хммм а кто вам сказал что это не стыковки ??

у меня недавно прикол был после мапера

задержка по сигналу состояла из 10% комбинационной и 90 разводка :)))

симплифай это синтезатор и он выдает тайминги в соответвсии с логикой работы и таймингами под лог.блоки чипа, он не учитывает трассировочные ресурсы чипа,

более того он ничего не знает о таймингах блек боксов(если ему их не указать)

[pyadvychuk 0]

симплифай это синтезатор и он выдает тайминги в соответвсии с логикой работы и таймингами под лог.блоки чипа, он не учитывает трассировочные ресурсы чипа,

<{POST_SNAPBACK}>

 

да в курсе я этого, я просто думал что амплифай и аналоги его RLOC'и ставят на результат синтеза.

 

а то часто счетчик, скажем, раскидан по соседним слайсам как угодно и из-за этого времянка падает.

 

ну счетчик - ладно. это можно обьяснить длинной переноса. группирует его мапер по 8бит.

но когда регистр с трехстабильным буфером на выходе раскидан по всему кристалу, да еще и буфера в отдельных слайсах тоже где кому вздумается - вот это уже черт знает что