[CaPpuCcino 0]

здравствуйте!

меня интересует использовал ли кто-нибудь на практике Properties Languages типа PSL, OVL, assertions в SystemVeriloge (может быть assertions в ВХДЛ - хотя в предыдущем стандарте они сильно урезаны - а VHDL2002 я ещё не посмотрел) и как впечатление от использования или общие мысли по этому предмету

спасибо

[cosmobot 0]

Судя по многим конференциям (и этой в частности) создается такое впечталение что верификацией практически никто не занимается(или проблем и вопросов связанных с ней ни у кого не возникает?:)), и верь после этого Бергерону с его "60-90 percent of design group effrot is now dedicated to verification". Пардон за очередной оффтоп.

[des00 25]

Судя по многим конференциям (и этой в частности) создается такое впечталение что верификацией практически никто не занимается(или проблем и вопросов связанных с ней ни у кого не возникает?:)), и верь после этого Бергерону с его "60-90 percent of design group effrot is now dedicated to verification". Пардон за очередной  оффтоп.

<{POST_SNAPBACK}>

 

ну почему ?? меня интересуют вопросы верификации :) но т.к. я только начал рыть более глубоко в этом направлении (простые тестбенчи уже не устраивают) то по теме сказать, а тем более посоветовать не могу :( (пока не могу).

:)

[CaPpuCcino 0]

Судя по многим конференциям (и этой в частности) создается такое впечталение что верификацией практически никто не занимается(или проблем и вопросов связанных с ней ни у кого не возникает?:)), и верь после этого Бергерону с его "60-90 percent of design group effrot is now dedicated to verification". Пардон за очередной  оффтоп.

<{POST_SNAPBACK}>

вероятнее второе - т.е. что проблем с ней и вопросов ни у кого не возникает

а на счёт 60-90% это очень похоже на правду - вот к примеру представьте сколько кода нужно чтобы написать какой-нибудь кольцевой буфер и сколько кодa потребует полная верификационная модель (да так чтобы с различными темпами заполнения-чтения и проходам по всем граничным случаям) а вот не провести верификацию такого пустяка как буфер и система построенная на его основе с большой вероятностю свалится и в чём дело потом понять будет оч сложно

[CaPpuCcino 0]

по поводу PSL могу сказать что привлекает точная локализация ошибки и простота покрытия сложных последовательностей - но я его пока плохо знаю

[makc 190]

по поводу PSL могу сказать что привлекает точная локализация ошибки и простота покрытия сложных последовательностей - но я его пока плохо знаю

<{POST_SNAPBACK}>

 

Я PSL пока в рабочих проектах не использовал, но судя по тому, что я про него читал - это язык направленный на верификацию протокола, как последовательности изменения сигналов. Вроде обязательного получения Grant перед снятием сигнала Busy при передаче каких-либо данных и реализации "рукопожатия". Т.е. это довольно ограниченная область применения, указанная Вами. Однако для меня верификация - это не только соблюдение протокола, но и получения требуемого результата операции, выполняемой блоком и тут PSL оказывается неудобен для выполнения подобного рода проверок. Нужно что-то другое, более универсальное... Сейчас присматриваюсь с этой целью к SystemC.

[CaPpuCcino 0]

по поводу PSL могу сказать что привлекает точная локализация ошибки и простота покрытия сложных последовательностей - но я его пока плохо знаю

<{POST_SNAPBACK}>

 

Я PSL пока в рабочих проектах не использовал, но судя по тому, что я про него читал - это язык направленный на верификацию протокола, как последовательности изменения сигналов. Вроде обязательного получения Grant перед снятием сигнала Busy при передаче каких-либо данных и реализации "рукопожатия". Т.е. это довольно ограниченная область применения, указанная Вами. Однако для меня верификация - это не только соблюдение протокола, но и получения требуемого результата операции, выполняемой блоком и тут PSL оказывается неудобен для выполнения подобного рода проверок. Нужно что-то другое, более универсальное... Сейчас присматриваюсь с этой целью к SystemC.

<{POST_SNAPBACK}>

верификация для многих - "не только но и". я понимаю о чём вы говорите, однако не стал бы ограничивать только верификацией протоколов. мне самому показалось, что это средство верификации , если так можно выразится, "сигнального" уровня. на данный момент я рассматриваю PSL как вспомогательное средство именнo хорошее тем, что позволяет точно локализовать ошибку.

кстати расширенный Верилог (SV) имеет инструментарий такой же как PSL, при этом является языком "не только но и", а SystemC, мне кажется, лучше подойдёт для моделирования, чем для верификации

с уважением, C

[makc 190]

верификация для многих - "не только но и". я понимаю о чём вы говорите, однако не стал бы ограничивать только верификацией протоколов. мне самому показалось, что это средство верификации , если так можно выразится, "сигнального" уровня. на данный момент я рассматриваю PSL как вспомогательное средство именнo хорошее тем, что позволяет точно локализовать ошибку.

<{POST_SNAPBACK}>

 

Как вспомогательное средство оно, действительно, выглядит весьма уместным. Но тут у меня появляется вопрос - если можно без особенных сложностей реализовать те же самые проверки на уровне SystemC, то нужно-ли это вспомогательное средство?

 

Я понимаю, что PSL, размещенный внутри модуля VHDL может осуществлять контроль на весьма низком уровне иерархии и это может оказаться к некоторых случаях удобно. Однако в моих задачах больше все-таки приходится использовать контроль за правильностью работы крупных, сложных модулей и если находятся ошибки в их функционировании - лезть внутрь и разбираться в источнике ошибок. А для таких целей возможностей SystemC должно вполне хватать...

 

кстати расширенный Верилог (SV) имеет инструментарий такой же как PSL, при этом является языком "не только но и", а SystemC, мне кажется, лучше подойдёт для моделирования, чем для верификации

 

С моей точки зрения, в рассматриваемой нами области, понятия моделирования и верификации стоят очень близко и сильно связаны. Ведь для автоматизации верификации правильности работы какого либо узла одним из наиболее применимых методов, с моей точки зрения, является сравнение результатов работы этого узла с моделью. Да, в этом случае какая-то часть времени уходит на создание модели. Но очень часто эта модель бысто окупает себя, т.к. в любом случае приходится создавать что-то подобное для получения эталонных данных, нужных для верификации.

 

с уважением, C

[Кнкн 5]

по поводу PSL могу сказать что привлекает точная локализация ошибки и простота покрытия сложных последовательностей - но я его пока плохо знаю

<{POST_SNAPBACK}>

 

Скажите, пожалуйста, можно ли найти литературу по PSL?

[cosmobot 0]

makc

понимаю, что PSL, размещенный внутри модуля VHDL может осуществлять контроль на весьма низком уровне иерархии и это может оказаться к некоторых случаях удобно. Однако в моих задачах больше все-таки приходится использовать контроль за правильностью работы крупных, сложных модулей и если находятся ошибки в их функционировании - лезть внутрь и разбираться в источнике ошибок.

По факту локализовать уже обнаруженную ошибку в достаточно большом модуле не всегда так просто, а часто совсем не просто.

Здесь скорее конфликт двух методологий, assertion based design часто оказывается черезвычайно удобен, так по данным некоторых авторов увеличение затрат в написании кода с применением assertions на 6%(по сравнению с кодом без них) часто ведет к значительному сокращению усилий на верификацию до 80%.

"Так что фактически выбор правильной методологии верификации гораздо важнее выбора конкретного средства"(кто то из зубров на verificationguide)

[CaPpuCcino 0]

по поводу PSL могу сказать что привлекает точная локализация ошибки и простота покрытия сложных последовательностей - но я его пока плохо знаю

<{POST_SNAPBACK}>

 

Скажите, пожалуйста, можно ли найти литературу по PSL?

<{POST_SNAPBACK}>

 

ага, я выкладывал на сервер Assertion Based Design

[Кнкн 5]

ага, я выкладывал на сервер Assertion Based Design

 

Спасибо.