реклама на сайте
подробности

 
 
2 страниц V   1 2 >  
Reply to this topicStart new topic
> Условный Timing Control на Verilog, Синтезируемый
DmitryR
сообщение Jan 24 2018, 14:14
Сообщение #1


Профессионал
*****

Группа: Свой
Сообщений: 1 529
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770



Решил я оптимизировать один простой контроллер, чтобы был кратким (как выстрел, ЛОЛ) и полностью конфигурируемым. В частности чтобы можно было ему задавать фронт, по которому работать. Ну и пишу:

clocking get_edge @((posedge clk iff a) or (negedge clk iff !a));

И сразу же выясняется, что ни clocking, ни даже iff синтезатором (Квартус) не поддерживаются. У кого-нибудь есть идеи, как это сделать элегантно с помощью синтезируемых конструкций? Я понимаю, как это сделать с помощью условной компиляции, но это мне кажется как-то... Не совсем современно, что ли.
Go to the top of the page
 
+Quote Post
iosifk
сообщение Jan 24 2018, 14:25
Сообщение #2


Гуру
******

Группа: Модераторы
Сообщений: 3 983
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369



Цитата(DmitryR @ Jan 24 2018, 17:14) *
Решил я оптимизировать один простой контроллер, чтобы был кратким (как выстрел, ЛОЛ) и полностью конфигурируемым. В частности чтобы можно было ему задавать фронт, по которому работать.

Поскольку исходный постулат совершенно неправильный, то начинать надо не с ответа на пост ТС.
Начинать надо с принципов организации проекта как такового.
Нельзя строить проект вот так:
(posedge clk iff a) or (negedge clk iff !a)); - это вредительство чистой воды!!!
В проекте должна быть "системная синхрочастота" на которой и должен быть построен проект в основном клоковом домене. Внутри этого домена активный фронт должен быть только положительный, а активный логический уровень - только "1"...


--------------------
www.iosifk.narod.ru
Go to the top of the page
 
+Quote Post
DmitryR
сообщение Jan 24 2018, 14:40
Сообщение #3


Профессионал
*****

Группа: Свой
Сообщений: 1 529
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770



С этого постулата хорошо начинать учить людей основам цифрового дизайна, однако в общем случае он не верен. Если бы это было так - то в верилоге не появилось бы слово negedge, а в ПЛИС не появилось бы не то что DDR-триггеров - не стали бы делать даже поддержки negedge (потому что это стоит ресурсов, которые в ПЛИС по сей день не дёшевы). Однако вариантов, когда надо использовать задний фронт, в реальной жизни масса.
Go to the top of the page
 
+Quote Post
ViKo
сообщение Jan 24 2018, 16:42
Сообщение #4


Универсальный солдатик
******

Группа: Модераторы
Сообщений: 8 523
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362



У меня такт инвертируется с помощью xor. Но это не основной тактовый сигнал в проекте.
Go to the top of the page
 
+Quote Post
Димыч
сообщение Jan 24 2018, 16:50
Сообщение #5


Частый гость
**

Группа: Свой
Сообщений: 156
Регистрация: 1-02-05
Из: the Earth
Пользователь №: 2 331



Цитата(iosifk @ Jan 24 2018, 17:25) *
<...> Внутри этого домена активный фронт должен быть только положительный


Совершенно верно, но в некоторых случаях "клочить" всё по фронту, а часть логики по спаду - оправдано. И даже максимальная частота проекта не сильно падает (если понимаешь - зачем это сделано и как оно работает).

Бездумно расставлять posedge - negedge конечно нельзя.
Go to the top of the page
 
+Quote Post
Shivers
сообщение Jan 24 2018, 17:14
Сообщение #6


Знающий
****

Группа: Свой
Сообщений: 672
Регистрация: 11-02-08
Из: Msk
Пользователь №: 34 950



Топикстартер жжет. Особенно про DDR-триггер порадовало. Конечно, и DDR-триггер можно сделать, но в ПЛИС используются обычные флип-флопы, состоящие из двух защелок с разнополярным управлением (если точнее - однопроводным двухфазным управлением).
В проекте можно использовать сигнал управления записью обеих полярностей, надо только понимать, что это порождает пути длинной пол-периода, т.е. дизайн фактически начинает работать на удвоенной частоте. А вот задач, где надо оперативно инвертировать клок "на лету" я не встречал. Это какая то особо извращенная фантазия топикстартера. По хорошему, лучше идти читать учебник по схемотехнике сначала, а потом браться за верилог.
Go to the top of the page
 
+Quote Post
Golikov A.
сообщение Jan 24 2018, 19:41
Сообщение #7


Гуру
******

Группа: Свой
Сообщений: 4 256
Регистрация: 17-02-06
Пользователь №: 14 454



строго говоря в СПИ иногда надо клок инвертироватьsm.gif

iff a - это конструкция для условной симуляции

Если оставить вопросы зачем это надо, то один раз я видел решение подобно проблемы через дефайн, который по сути текстовая подстановка. Но по мне генерайт лучше.
Кстати там же автор решал проблемы выбора синхронного и асинхронного сброса.
Go to the top of the page
 
+Quote Post
DmitryR
сообщение Jan 25 2018, 07:54
Сообщение #8


Профессионал
*****

Группа: Свой
Сообщений: 1 529
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770



Цитата(Shivers @ Jan 24 2018, 20:14) *
А вот задач, где надо оперативно инвертировать клок "на лету" я не встречал. Это какая то особо извращенная фантазия топикстартера. По хорошему, лучше идти читать учебник по схемотехнике сначала, а потом браться за верилог.

Почему все всегда подозревают в людях худшее, да ещё и хамят при этом? Я совершенно не собираюсь менять клок "на лету" (в данном случае), а хочу настраивать его константой времени компиляции.


Цитата(Golikov A. @ Jan 24 2018, 22:41) *
строго говоря в СПИ иногда надо клок инвертироватьsm.gif

Проблема в том, что если я напишу

wire real_clk = a ? clk:!clk;

то скорее всего получу на самом деле инвертированный клок со всеми сопутствующими прелестями (в смысле инвертированный именно инвертором, на логике), а вовсе не переход на обратный фронт. И вот это уже совершенно нехорошо.
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Jan 25 2018, 08:16
Сообщение #9


Профессионал
*****

Группа: Свой
Сообщений: 1 182
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(DmitryR @ Jan 25 2018, 10:54) *
Почему все всегда подозревают в людях худшее, да ещё и хамят при этом? Я совершенно не собираюсь менять клок "на лету" (в данном случае), а хочу настраивать его константой времени компиляции.

Проблема в том, что если я напишу

wire real_clk = a ? clk:!clk;

то скорее всего получу на самом деле инвертированный клок со всеми сопутствующими прелестями (в смысле инвертированный именно инвертором, на логике), а вовсе не переход на обратный фронт. И вот это уже совершенно нехорошо.
Почему все всегда подозревают в компиляторах худшее ... А Вы пробовали в реальном проекте ? И для какого типа FPGA?

Как Вы думаете если напишете
Код
module bla_bla_bla (....
always @(posedge clk) begin
...
end
always @(negedge clk) begin
...
end
Как синтезатор сделает Вам тригера с инверсными клоками?

Удачи! Rob.
Go to the top of the page
 
+Quote Post
DmitryR
сообщение Jan 25 2018, 08:22
Сообщение #10


Профессионал
*****

Группа: Свой
Сообщений: 1 529
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770



Цитата(RobFPGA @ Jan 25 2018, 11:16) *
А Вы пробовали в реальном проекте ? И для какого типа FPGA?

Пробовал, но это не важно, так как я хочу написать универсальный библиотечный код, который будет гарантированно правильно компилироваться везде.

Цитата(RobFPGA @ Jan 25 2018, 11:16) *
Как Вы думаете если напишете
Код
module bla_bla_bla (....
always @(posedge clk) begin
...
end
always @(negedge clk) begin
...
end
Как синтезатор сделает Вам тригера с инверсными клоками?

Никак, но этого и не требуется. Вы не поняли вопрос.
Go to the top of the page
 
+Quote Post
Shivers
сообщение Jan 25 2018, 08:47
Сообщение #11


Знающий
****

Группа: Свой
Сообщений: 672
Регистрация: 11-02-08
Из: Msk
Пользователь №: 34 950



Цитата(DmitryR @ Jan 25 2018, 10:54) *
Почему все всегда подозревают в людях худшее, да ещё и хамят при этом? Я совершенно не собираюсь менять клок "на лету" (в данном случае), а хочу настраивать его константой времени компиляции.

Хамить и не думал, но - мои извинения.
Не хотите читать учебчники? ОК, извольте:
На верилоге можно много чего написать, но результатом интерпретации должен стать либо флоп, либо защелка. С клоком возможны манипуляции, к примеру - можно мультиплексировать входной клок со своей инверсией (как в Вашем посте). Если же Вы хотите получить флоп, тактируемый передним фронтом, либо тот же флоп. но тактируемый задним фронтом (в зависимости от параметра компиляции) то используйте конструкцию generate, либо дефайны. Но на мой вкус, это уже ветвление архитектуры, и совмещать такое ветвление в одном файле - неправильно.
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Jan 25 2018, 09:12
Сообщение #12


Профессионал
*****

Группа: Свой
Сообщений: 1 182
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(DmitryR @ Jan 25 2018, 11:22) *
Пробовал, но это не важно, ...
Хи - результат неважен?

Цитата(DmitryR @ Jan 25 2018, 11:22) *
так как я хочу написать универсальный библиотечный код, который будет гарантированно правильно компилироваться везде.
Это абстрактная недостижимая цель. Если пишете для синтеза реального железа приходится всегда иметь ввиду особенности конкретных синтезаторов, целевого железа и структуры проекта. Хотя самый близкий способ к такой "идеальной универсальности" это макросы.

Цитата(DmitryR @ Jan 25 2018, 11:22) *
Никак, но этого и не требуется. Вы не поняли вопрос.
Проясните что я не понял.
А я поясню мой намек который судя по ответу Вы не поняли -
Код
module bla_bla_bla2(input clk, ...
controller_super_shot #(.clock_polarity_select_lol(0)) i_ctrl_neg (.clk(clk), ...);
controller_super_shot #(.clock_polarity_select_lol(1)) i_ctrl_pos (.clk(clk), ...);
...
endmodule
Если по Вашему сделать модули с триггерами с инверсными клоками в таком случае "... Никак ..." то зачем Вам тогда делать такой универсальный модуль?

Удачи! Rob.
Go to the top of the page
 
+Quote Post
DmitryR
сообщение Jan 25 2018, 09:38
Сообщение #13


Профессионал
*****

Группа: Свой
Сообщений: 1 529
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770



Цитата(Shivers @ Jan 25 2018, 11:47) *
Если же Вы хотите получить флоп, тактируемый передним фронтом, либо тот же флоп. но тактируемый задним фронтом (в зависимости от параметра компиляции) то используйте конструкцию generate, либо дефайны. Но на мой вкус, это уже ветвление архитектуры, и совмещать такое ветвление в одном файле - неправильно.

Спасибо, мне это всё понятно. Но define - это устаревшая конструкция, а использование generate в данном случе приводит к удвоению объёма кода.

Цитата(Shivers @ Jan 25 2018, 11:47) *
Но на мой вкус, это уже ветвление архитектуры, и совмещать такое ветвление в одном файле - неправильно.

Возьмите хотя бы SPI - там в зависимости от параметров CPHA и CPOL меняются фронты, по которым происходят захват и выдача данных. Другое дело, что в реальных реализациях клок там чаще всего так или иначе эмулируется, но с точки зрения теории это уже детали.
Go to the top of the page
 
+Quote Post
Shivers
сообщение Jan 25 2018, 09:55
Сообщение #14


Знающий
****

Группа: Свой
Сообщений: 672
Регистрация: 11-02-08
Из: Msk
Пользователь №: 34 950



Цитата(DmitryR @ Jan 25 2018, 12:38) *
Возьмите хотя бы SPI - там в зависимости от параметров CPHA и CPOL меняются фронты, по которым происходят захват и выдача данных. Другое дело, что в реальных реализациях клок там чаще всего так или иначе эмулируется, но с точки зрения теории это уже детали.

В DDR интерфейсах на приеме данных ставят параллельно два флопа: один работает всегда по райзу, второй всегда по фоллу. За ними получаем поток двойной ширины, но обработка идет по одному фронту - райзу, к примеру. Выходные данные DDR - те же два флопа с мультиплексором по выходу. Т.е. выходной поток двойной ширины (и работой по райзу) делится, но и передается наружу по двум фронтам - райзу и фоллу. Так что, все довольно просто.
Go to the top of the page
 
+Quote Post
DmitryR
сообщение Jan 25 2018, 10:31
Сообщение #15


Профессионал
*****

Группа: Свой
Сообщений: 1 529
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770



Цитата(Shivers @ Jan 25 2018, 12:55) *
Выходные данные DDR - те же два флопа с мультиплексором по выходу. Т.е. выходной поток двойной ширины (и работой по райзу) делится, но и передается наружу по двум фронтам - райзу и фоллу. Так что, все довольно просто.

Я в итоге к этому решению и склоняюсь, но оно имеет массу недостатков: код получается совсем не такой уж и компактный, плюс непереносимость на другую архитектуру. Мы это переживём, так как работаем только с Альтерой, но чувство прекрасного это ранит.
Go to the top of the page
 
+Quote Post

2 страниц V   1 2 >
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th August 2018 - 19:26
Рейтинг@Mail.ru


Страница сгенерированна за 0.00942 секунд с 7
ELECTRONIX ©2004-2016