10ff

Aner, uve, спасибо за наводки, буду разбираться дальше. Похоже дело в несогласованности.

Нужна подсказка от знатоков... Есть тестовая плата с ФНЧ: SMA разъем -> фильтр -> SMA разъем. Интересует подавление частоты 6,2 ГГц. 1. При подключении тестовой платы к генератору сигналов и спектроанализатору я вижу, что все прекрасно работает. Частота 6,2 ГГц с уровнем -5 дБм подавляется аж на ~50дБ. 2. Заменяю генератор сигналов на некое устройство (по факту это обычный смеситель) с выхода которого идет нежелательная гармоника на частоте 6,2 ГГц и уровнем -60 дБм. Подавления практически нет (несколько дБ). Что я делаю не так? Каким образом эта частота может просачиваться в обход фильтра?

Коллеги, существуют ли ключи SPST или SPDT в которых ПРИ ОТСУТСТВИИ питающего напряжения один из входов является по умолчанию терминированным на 50 Ом (или нормально замкнутым с другим выводом)? Частоты до 3-4 ГГц, мощность в районе 0 дБм. Смотрю даташиты от того же AD, но нигде явно не прописано как ведут себя те или иные входы/выходы при отсутствии питания.

Кажется победил. Удалил компонент EM_extract со схематика и панели проекта и заново добавил. И похоже забывал делать "Add extraction" при изменении параметров...

Начал изучение AWR с делителя Вилкинсона. Когда делаю анализ без включения EM_Extract, вижу именно те S-параметры, которые и ожидаются. Когда в опциях элементов включаю EM_extraction->Enable, то вижу какие-то нереальные S-значения, к примеру S12=+20дБ. Не могу понять, что делаю не так? Почему все становится больше 0дБ?

Спасибо за видео! С удовольствием посмотрел.

У ПРПОМ LOS - loss of syncronization, потеря синхронизации с удаленным модулем. Что за тип выхода не подскажу, скорее всего ОК. Внутри самого модуля имеется подтяжка к питанию.

Разобрался кажется. Может и кривое решение, но работает. Достаточно добавить функцию to_slv: mac_result_scaled_signed(i) <= signed(to_slv(mac_result_scaled(i)));

Достался в наследство модуль на VHDL, который синтезируется и хорошо работает. Попытался запустить моделирование в Questa и получил ошибку: (vcom-1167) Index value -22 (of type std.STANDARD.NATURAL) is out of range 0 to 2147483647. Ругается на строку в блоке generate: mac_result_scaled_signed(i) <= signed(mac_result_scaled(i)); где ... signal mac_result_scaled_signed : Tarray_of_signed(15 downto 0)(35 downto 0); ... signal mac_result_scaled : Tarray_of_sfixed(15 downto 0)(13 downto -22); Tarray_of_sfixed и Tarray_of_signed объявлены как: ... type tarray_of_sfixed is array (integer range <>) of sfixed; ... type tarray_of_signed is array (integer range <>) of signed; ... Не являюсь знатоком VHDL. Подскажите, как скормить Questa этот модуль? Vivado 2023.1, Questa 2021.1.

Понятно, мнения о целесообразности общего репозитория разделились...

Коллеги, хотелось бы услышать ваше мнение. Допустим, есть наработанная годами база различных модулей. Они отлажены, протестированы, редко в них вносятся изменения. В данный момент каждый разработчик копирует эту базу в папку своего проекта, дорабатывает некоторые модули, иногда находит и устраняет ошибки. Плюс ко всему, в зависимости от проектов появляются разные вариации тех же самых модулей под разные задачи. С ростом числа проектов и количества разработчиков отслеживать все это становится просто нереально, возникают проблемы синхронизации. Как вы организуете совместный доступ к единой базе модулей? Git + САПР? Или более сложные механизмы?

Да, с MIG.

Спасибо. Можете что-то посоветовать с чем работали лично?

Необходимо организовать небольшую сеть с топологией звезда для сбора информации с датчиков. Сеть не более 10 узлов, которые передают показания на АРМ оператора. Скорости работы не важны, пусть будет 1 раз в несколько секунд. Расстояние между узлами до 1км. Подключение к интернету не требуется. Вопросы: 1) Посоветуйте доставаемые Lora модули, желательно с исходниками примеров работы. 2) Можно ли использовать узловые модули Lora в качестве шлюзов? Т.е. 10 узловых модулей Lora будут сбрасывать статистику на точно такой же модуль, который будет "слушать" всех. 3) Использование протокола LoraWan в данном случае обязательно или можно нагородить что-то свое? И стоит ли что-то выдумывать?

Xilinx как раз и говорит, что предельная эффективная частота для самого быстрого Артикса составит 1066 Мбит/с по каждой линии. Т.е. реальная частота на которой сможет работать ваша память будет 533 МГц. В случае SODIMM-модуля памяти у вас в распоряжении 64 бита шина.