реклама на сайте
подробности

 
 
2 страниц V   1 2 >  
Reply to this topicStart new topic
> Cyclone IV PLL теряет захват
BSACPLD
сообщение Mar 12 2018, 21:32
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 356
Регистрация: 24-07-05
Из: Москва
Пользователь №: 7 056



Коллеги, сталкивался ли кто-нибудь с такой проблемой:
Есть два сигнала проходящих через сдвоенный LVDS->LVTTL буфер и заходящих на соседние клоковые пины (24 и 25 пины EP4CE22E22I7).
Один из них клок 100МГц, второй - последовательные данные 200Мбит/с DDR. Расстояние от буфера до ПЛИС всего 0.5 см.
Сигнал locked с PLL выведен на светодиод.
Когда на линии данных ничего нет, сигнал locked в норме (светодиод горит непрерывно).
Как только на линии данных появляется активность (для простоты я просто даю туда меандр 100МГц), сигнал locked начинает моргать или вообще исчезает.
Причем проблема только с этим единственным сигналом. Остальные сигналы приходящие на ПЛИС никак не влияют на работоспособность PLL.
Конденсаторы по питанию проверил - как и должно быть 0,1мкФ на каждый пин. 1мкФ по питанию буфера.
Источник питания стоит на 2А (TPS82084). По идее должно хватить с запасом, тем более что ПЛИС заполнена всего на несколько процентов.
По началу я грешил на LVDS->LVTTL буфер, но сигнал на выходе совершенно чистый.
Все что можно уже проверил. Уже не знаю что и думать... В первый раз такое...
Может ли быть, что если на два соседних клоковых пина заходят довольно высокочастотные сигналы, один сигнал очень сильно наводится на другой внутри самой ПЛИС?
Go to the top of the page
 
+Quote Post
ViKo
сообщение Mar 13 2018, 03:55
Сообщение #2


Универсальный солдатик
******

Группа: Модераторы
Сообщений: 8 335
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362



Так Quartus не зря не дает размещать рядом такие сигналы, а вы его обманули.
0.1 мкФ - уверены, что должно быть именно так? Сомневаюсь.
Go to the top of the page
 
+Quote Post
BSACPLD
сообщение Mar 13 2018, 08:28
Сообщение #3


Местный
***

Группа: Свой
Сообщений: 356
Регистрация: 24-07-05
Из: Москва
Пользователь №: 7 056



Цитата(ViKo @ Mar 13 2018, 06:55) *
Так Quartus не зря не дает размещать рядом такие сигналы, а вы его обманули.
0.1 мкФ - уверены, что должно быть именно так? Сомневаюсь.

Я его не обманывал. Со стороны Quartus не было никакой ругани на размещение данных пинов. Был только Warning по поводу отсутствия на данном пине DDIO буфера.
Даже если этот пин не задействовать в проекте, проблема не исчезает.
И чем не устраивает 0,1мкФ? На большинстве отладочных плат сделано именно так. И на всех предыдущих проектах я ставил 0,1 или 0,22 и проблем не было.
Go to the top of the page
 
+Quote Post
ViKo
сообщение Mar 13 2018, 09:01
Сообщение #4


Универсальный солдатик
******

Группа: Модераторы
Сообщений: 8 335
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362



100 MHz и 200 Mbps дает разместить рядом? Вы частоты сигналов указывали?
Конденсаторов нужно ставить разных, особенно в цепь питания PLL.
Go to the top of the page
 
+Quote Post
BSACPLD
сообщение Mar 13 2018, 09:21
Сообщение #5


Местный
***

Группа: Свой
Сообщений: 356
Регистрация: 24-07-05
Из: Москва
Пользователь №: 7 056



Цитата(ViKo @ Mar 13 2018, 12:01) *
100 MHz и 200 Mbps дает разместить рядом? Вы частоты сигналов указывали?
Конденсаторов нужно ставить разных, особенно в цепь питания PLL.

Да. Указывал. Никак не ругается.
PLL запитана от отдельного LDO. На каждый пин стоит пара 0,1мкФ и 0,01мкФ.
Пока не включаю 200Мбит/с PLL прекрасно работает при том, что в проекте есть 20, 48, 100 и 400МГц.
Даже если забить ПЛИС на 50% проблем нет. Проблемы начинаются только при подаче 200Мбит/с.
Наверно стоит пожертвовать единственным светодиодом и перекинуть 200Мбит/с на другой пин...
Go to the top of the page
 
+Quote Post
Leka
сообщение Mar 13 2018, 09:48
Сообщение #6


Профессионал
*****

Группа: Участник
Сообщений: 1 038
Регистрация: 30-09-05
Пользователь №: 9 118



Цитата(BSACPLD @ Mar 13 2018, 00:32) *
для простоты я просто даю туда меандр 100МГц

А можно плавно менять частоту меандра, чтобы посмотреть, в каком диапазоне есть влияние?


Go to the top of the page
 
+Quote Post
ViKo
сообщение Mar 13 2018, 09:50
Сообщение #7


Универсальный солдатик
******

Группа: Модераторы
Сообщений: 8 335
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362



Может, земли-питания плохо разведены?
Go to the top of the page
 
+Quote Post
Leka
сообщение Mar 13 2018, 09:57
Сообщение #8


Профессионал
*****

Группа: Участник
Сообщений: 1 038
Регистрация: 30-09-05
Пользователь №: 9 118



Можно еще посмотреть чистоту питания банка _внутри_ плис - через GPIO пин этого-же банка.
Замечал звон из-за резонансного контура внешняя С -- индуктивность выводов питания -- внутренняя С.

Цитата(ViKo @ Mar 13 2018, 12:50) *
Может, земли-питания плохо разведены?

Даже при хорошо разведенном питании - остается влияние индуктивности выводов и _внутренней_ емкости питания.

Сообщение отредактировал Leka - Mar 13 2018, 09:57
Go to the top of the page
 
+Quote Post
Shamil
сообщение Mar 13 2018, 10:00
Сообщение #9


Частый гость
**

Группа: Свой
Сообщений: 158
Регистрация: 23-12-04
Из: Уфа
Пользователь №: 1 631



Цитата(BSACPLD @ Mar 13 2018, 03:32) *
По началу я грешил на LVDS->LVTTL буфер, но сигнал на выходе совершенно чистый.

То, что Вы посмотрели сигнал на выходе буфера, как то не убедительно...
Я бы поднял выходную ножку (данных) на LVDS->LVTTL буфере, и подал бы на вход ПЛИС постоянный ноль.
Т.е. создал бы ситуацию, когда на ПЛИС не поступает сигнал данных, а на LVDS приемник поступает.
Так можно точно убедиться, что виновата именно ПЛИС.
Go to the top of the page
 
+Quote Post
BSACPLD
сообщение Mar 13 2018, 11:44
Сообщение #10


Местный
***

Группа: Свой
Сообщений: 356
Регистрация: 24-07-05
Из: Москва
Пользователь №: 7 056



Цитата(Shamil @ Mar 13 2018, 13:00) *
То, что Вы посмотрели сигнал на выходе буфера, как то не убедительно...
Я бы поднял выходную ножку (данных) на LVDS->LVTTL буфере, и подал бы на вход ПЛИС постоянный ноль.
Т.е. создал бы ситуацию, когда на ПЛИС не поступает сигнал данных, а на LVDS приемник поступает.
Так можно точно убедиться, что виновата именно ПЛИС.

Перерезал дорожку от буфера к ПЛИС. Вход данных соплей закоротил на соседний пин (там статический сигнал).
Ситуация улучшилась, но иногда все равно происходит срыв захвата ФАПЧ.
Go to the top of the page
 
+Quote Post
Shamil
сообщение Mar 13 2018, 11:52
Сообщение #11


Частый гость
**

Группа: Свой
Сообщений: 158
Регистрация: 23-12-04
Из: Уфа
Пользователь №: 1 631



Цитата(BSACPLD @ Mar 13 2018, 17:44) *
Перерезал дорожку от буфера к ПЛИС. Вход данных соплей закоротил на соседний пин (там статический сигнал).
Ситуация улучшилась, но иногда все равно происходит срыв захвата ФАПЧ.

Напрашивается следующий шаг:
подать на ПЛИС сигнал данных через другой LVDS приемник,
убрав его с того, через который принимается тактовая.
Go to the top of the page
 
+Quote Post
yes
сообщение Mar 13 2018, 12:13
Сообщение #12


Гуру
******

Группа: Свой
Сообщений: 2 149
Регистрация: 23-12-04
Пользователь №: 1 640



не могу утверждать, но сложилось впечатление, что pll у Альтер (циклон 3-4, стратикс 3) достаточно "слабая" - чувствительна к шумам и т.д.
то есть в функционально похожих приборах, разрабатывавшихся одной командой, никогда не сталкивался с "глюками" PLL у ксайлинсов, латисов, актелов, а с альтерами было несколько раз...
еще советую продублировать lock (хотя бы для проверки во время отладки) - он не всегда срабатывает: например, запустить два достаточно длинных счетчика, один от гарантированного такта, другой с этой pll и проверять их отношение
Go to the top of the page
 
+Quote Post
Raven
сообщение Mar 13 2018, 12:13
Сообщение #13


Местный
***

Группа: Свой
Сообщений: 491
Регистрация: 16-01-05
Из: Санкт-Петербург
Пользователь №: 1 987



Раз оба сигнала проходят через один буфер, и разрыв второго сигнала лишь уменьшает вероятность проблемы, то вывод очевиден - проблема в работе этого буфера. А как устроено у вас питание этого буфера?

Впечатление такое, что он просто не справляется с двойным потоком переключений, и клоковый канал начинает нарушать временные параметры синросигнала. PLL, однако, это чувствует и жалуется.
Go to the top of the page
 
+Quote Post
alxkon
сообщение Mar 13 2018, 13:38
Сообщение #14


Частый гость
**

Группа: Участник
Сообщений: 90
Регистрация: 16-11-10
Пользователь №: 60 920



Цитата(yes @ Mar 13 2018, 16:13) *
не могу утверждать, но сложилось впечатление, что pll у Альтер (циклон 3-4, стратикс 3) достаточно "слабая" - чувствительна к шумам и т.д.
то есть в функционально похожих приборах, разрабатывавшихся одной командой, никогда не сталкивался с "глюками" PLL у ксайлинсов, латисов, актелов, а с альтерами было несколько раз...
еще советую продублировать lock (хотя бы для проверки во время отладки) - он не всегда срабатывает: например, запустить два достаточно длинных счетчика, один от гарантированного такта, другой с этой pll и проверять их отношение

Да, замечал такое - идентичная плата, различие только в ПЛИС, локация ПЛИС на плате та же.
Spartan-6 работал без сбоев, а Cyclone-3/4 редко но сбоили pll и иногда загадочным образом детектировалось SEU, похоже слетала прошивка. Качество питания проверяли, sso также. А всеравно, в похожих условиях Spartan-ы ни разу не сбоили
Go to the top of the page
 
+Quote Post
Leka
сообщение Mar 13 2018, 14:21
Сообщение #15


Профессионал
*****

Группа: Участник
Сообщений: 1 038
Регистрация: 30-09-05
Пользователь №: 9 118



Цитата(alxkon @ Mar 13 2018, 16:38) *
Cyclone-3/4 редко но сбоили pll

А частота входного клока pll какая была?

У меня сложилось впечатление, что для входных клоков <50МГц мегавизард неправильно конфигурирует pll,
в таком случае укзываю 50МГц, нормально получается.


Go to the top of the page
 
+Quote Post

2 страниц V   1 2 >
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th June 2018 - 23:54
Рейтинг@Mail.ru


Страница сгенерированна за 0.00935 секунд с 7
ELECTRONIX ©2004-2016