реклама на сайте
подробности

 
 
7 страниц V  « < 5 6 7  
Reply to this topicStart new topic
> Рекомендации по трассировке DDR3, Хватит ли 4х сигнальных слоёв для моего случая?
Шухарт
сообщение May 16 2018, 08:57
Сообщение #91


Частый гость
**

Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229



Цитата(EvilWrecker @ May 16 2018, 12:45) *
Понятно- тогда сказанное про нарост байтлейнов(а не адресов) в силе. По вашей картинке судя по всему проще слегка притянуть именно байтлейны.

А мне не очень, зачем их наращивать, если я могу просто сократить клок до 31мм? Тогда требования выполнятся
Go to the top of the page
 
+Quote Post
EvilWrecker
сообщение May 16 2018, 09:06
Сообщение #92


ядовитый комментатор
******

Группа: Свой
Сообщений: 2 761
Регистрация: 25-06-11
Пользователь №: 65 887



Цитата(Шухарт @ May 16 2018, 12:57) *
А мне не очень, зачем их наращивать, если я могу просто сократить клок до 31мм? Тогда требования выполнятся

Клок находится в соотношении с командами и адресами, соответственно меняя клок изменятся и они- оглядываясь на то какой у вас там таргет, задача подгонки клока выглядит более трудоемкой чем подгонка байтлейнов. Но если вам проще зарулить именно клок, то нет проблем- возражения с моей стороны невозможны laughing.gif
Go to the top of the page
 
+Quote Post
Шухарт
сообщение May 16 2018, 13:43
Сообщение #93


Частый гость
**

Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229



Цитата(EvilWrecker @ May 16 2018, 13:06) *
Клок находится в соотношении с командами и адресами, соответственно меняя клок изменятся и они- оглядываясь на то какой у вас там таргет, задача подгонки клока выглядит более трудоемкой чем подгонка байтлейнов. Но если вам проще зарулить именно клок, то нет проблем- возражения с моей стороны невозможны laughing.gif


в этом соотношении?
Цитата
There must be a maximum ±50 ps electrical delay (±300 mil) between anyaddress/control signals and the associated CK and CK_N differential clock FPGAoutput.

Go to the top of the page
 
+Quote Post
EvilWrecker
сообщение May 16 2018, 14:06
Сообщение #94


ядовитый комментатор
******

Группа: Свой
Сообщений: 2 761
Регистрация: 25-06-11
Пользователь №: 65 887



Цитата(Шухарт @ May 16 2018, 16:43) *
в этом соотношении?

Да, оно самое
Go to the top of the page
 
+Quote Post
Шухарт
сообщение May 18 2018, 12:21
Сообщение #95


Частый гость
**

Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229



Цитата(EvilWrecker @ May 16 2018, 18:06) *
Да, оно самое


А насколько оно жёсткое?

Просто в тех же рекомендациях на Спартан написано:
Цитата
• Only internal PCB layers should be used to route memory interface signals between the FPGA and memory devices. Breakout vias to connect component balls are excluded from this requirement.

А вы байты на внешних слоях провели
Go to the top of the page
 
+Quote Post
EvilWrecker
сообщение May 18 2018, 17:00
Сообщение #96


ядовитый комментатор
******

Группа: Свой
Сообщений: 2 761
Регистрация: 25-06-11
Пользователь №: 65 887



Цитата
А насколько оно жёсткое?

Ну, оглядываясь на число то наверное не очень жесткое, благо 300 мил это не 30 laughing.gif Вопрос я понимаю к тому что вам не удается выдержать ограничения которые хотят хилые?
Цитата
Просто в тех же рекомендациях на Спартан написано:

Что из себя представляют рекомендации хилых- там время от времени проскальзывает фраза о том, что они составлены для типа 100% предсказуемо успешного результата в случае их выполнения, т.е. с серьезным запасом. Хорошим примером является требование по количеству конденсаторов в питании для такого-то корпуса, которое по факту завышено в несколько раз. Что касается внешних слоев, то разводить внутри конечно "безопаснее", но если делать правильно на внешних то никакого криминала нет и не может быть: на топе и боттоме разводят гораздо более высокоскоростную память без каких-либо проблем.

Касаемо именно вашего случая: на моей памяти есть люди которые успешно и не очень играли с timing margin в спартане, однако поскольку это ваш явно первый дизайн с ддр3 то лезть в эту тему пока что не рекомендую, тем более что озвученные в бумаге цифры легко реализуемы.
Go to the top of the page
 
+Quote Post
Шухарт
сообщение May 20 2018, 20:08
Сообщение #97


Частый гость
**

Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229



Цитата(EvilWrecker @ May 18 2018, 21:00) *
Ну, оглядываясь на число то наверное не очень жесткое, благо 300 мил это не 30 laughing.gif Вопрос я понимаю к тому что вам не удается выдержать ограничения которые хотят хилые?

Что из себя представляют рекомендации хилых- там время от времени проскальзывает фраза о том, что они составлены для типа 100% предсказуемо успешного результата в случае их выполнения, т.е. с серьезным запасом. Хорошим примером является требование по количеству конденсаторов в питании для такого-то корпуса, которое по факту завышено в несколько раз. Что касается внешних слоев, то разводить внутри конечно "безопаснее", но если делать правильно на внешних то никакого криминала нет и не может быть: на топе и боттоме разводят гораздо более высокоскоростную память без каких-либо проблем.

Касаемо именно вашего случая: на моей памяти есть люди которые успешно и не очень играли с timing margin в спартане, однако поскольку это ваш явно первый дизайн с ддр3 то лезть в эту тему пока что не рекомендую, тем более что озвученные в бумаге цифры легко реализуемы.


В итоге получилось что байты около 25мм, Адреса-35мм, а клок 31мм. В интервал уложился. Просто было интересно, не зря ли заморачивался.
Go to the top of the page
 
+Quote Post
EvilWrecker
сообщение May 20 2018, 20:20
Сообщение #98


ядовитый комментатор
******

Группа: Свой
Сообщений: 2 761
Регистрация: 25-06-11
Пользователь №: 65 887



Цитата(Шухарт @ May 21 2018, 00:08) *
В итоге получилось что байты около 25мм, Адреса-35мм, а клок 31мм. В интервал уложился. Просто было интересно, не зря ли заморачивался.

Если стробы в обоих байтах 25мм то да, уложились практически впритык laughing.gif Заморачивались не напрасно т.к. при ваших вводных это повышает шансы на получение работоспособного дизайна.

А есть картинки?
Go to the top of the page
 
+Quote Post
Шухарт
сообщение May 21 2018, 06:56
Сообщение #99


Частый гость
**

Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229



Цитата(EvilWrecker @ May 21 2018, 00:20) *
Если стробы в обоих байтах 25мм то да, уложились практически впритык laughing.gif Заморачивались не напрасно т.к. при ваших вводных это повышает шансы на получение работоспособного дизайна.

А есть картинки?


Вот.

(Кстати, у второй памяти смог адреса с клоком сделать 31мм, а байты -25)

Сообщение отредактировал Шухарт - May 21 2018, 06:57
Эскизы прикрепленных изображений
Прикрепленное изображение
Прикрепленное изображение
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
EvilWrecker
сообщение May 21 2018, 09:27
Сообщение #100


ядовитый комментатор
******

Группа: Свой
Сообщений: 2 761
Регистрация: 25-06-11
Пользователь №: 65 887



Цитата
Кстати, у второй памяти смог адреса с клоком сделать 31мм, а байты -25

Мне вот интересно стало- вы приводите круглые числа, в ноль что ли выравниваете? Точно нету никакого tolerance? biggrin.gif
Цитата
Вот.

Некоторый прогресс в геометрии есть, хотя конечно суть та же самая- но главное что в числа уложились laughing.gif
Go to the top of the page
 
+Quote Post
Шухарт
сообщение May 21 2018, 10:33
Сообщение #101


Частый гость
**

Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229



Цитата(EvilWrecker @ May 21 2018, 13:27) *
Мне вот интересно стало- вы приводите круглые числа, в ноль что ли выравниваете? Точно нету никакого tolerance? biggrin.gif


Вот, если интересно.
CK+ и CK- я друг с другом ещё не равнял. Они у меня сейчас в группу к адресам закинуты

Сообщение отредактировал Шухарт - May 21 2018, 10:34
Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
EvilWrecker
сообщение May 21 2018, 11:13
Сообщение #102


ядовитый комментатор
******

Группа: Свой
Сообщений: 2 761
Регистрация: 25-06-11
Пользователь №: 65 887



Цитата
Вот, если интересно.

Насколько можно понять в соотношения от хилых вы уложись, включая строб к клоку.
Go to the top of the page
 
+Quote Post
vladec
сообщение May 22 2018, 06:09
Сообщение #103


Профессионал
*****

Группа: Свой
Сообщений: 1 157
Регистрация: 3-10-05
Из: Москва
Пользователь №: 9 158



To Шухарт
При выравнивании Вы учитываете задержку сигналов внутри корпуса микросхемы ПЛИС для разных выводов? Там у Xilinx в некоторых корпусах бывает большой разброс.
Go to the top of the page
 
+Quote Post
Шухарт
сообщение May 24 2018, 12:02
Сообщение #104


Частый гость
**

Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229



Цитата(vladec @ May 22 2018, 10:09) *
To Шухарт
При выравнивании Вы учитываете задержку сигналов внутри корпуса микросхемы ПЛИС для разных выводов? Там у Xilinx в некоторых корпусах бывает большой разброс.



Добрый день. Нет, не учитывал. А вы не подскажете, где с ними можно ознакомиться? в UG385 (Spartan-6 FPGA Packaging and Pinouts) ничего подобного не нашёл.
Go to the top of the page
 
+Quote Post
Corvus
сообщение May 24 2018, 13:16
Сообщение #105


Знающий
****

Группа: Свой
Сообщений: 761
Регистрация: 24-04-08
Из: Зеленоград
Пользователь №: 37 056



ЕМНИП, по Spartan-6 такой инфы нет. Да и не нужна она там, не те скорости и длины.
Go to the top of the page
 
+Quote Post

7 страниц V  « < 5 6 7
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 19th August 2018 - 21:09
Рейтинг@Mail.ru


Страница сгенерированна за 0.01167 секунд с 7
ELECTRONIX ©2004-2016