Здравствуйте, форумчане!
Вынужденно обращаюсь, так как уже не знаю в каком направлении думать.
Задание: последовательно подключить делитель и счетчик.
Сделал: делитель, счетчик, подключил их к проекту верхнего уровня.
Требуется, чтобы сигнал с выхода делителя поступал на вход счетчика, и вот тут загвоздка. Аналогичная прога работает, а моя нет.
Вот текст:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity Dev_Count is
port
(
clkDevDC: in std_logic;
--clkCntDC: in std_logic;
dvdrDC: out std_logic;
rstDC: in std_logic;
setDC: in std_logic;
outcountDC: out natural
);
end Dev_Count;
architecture Behavior of Dev_Count is
component Devider is
port
(
clk: in std_logic;
dvdr: out std_logic
);
end component;
component Counter is
port
(
clk2: in std_logic;
rst: in std_logic;
set: in std_logic;
outcount: out natural
);
end component;
signal Out_Devider: std_logic;
begin
Component_Devider: Devider port map(clk => clkDevDC, dvdr => Out_Devider);
Component_Counter: Counter port map(clk2 => Out_Devider,
outcount => outcountDC,
rst => rstDC,
set => setDC
);
end Behavior;
Проблемное место: clk2 => Out_Devider. Если вместо Out_Devider ставить clkDevDC, то нормально. Но меня это не устраивает,
тама нужно чтобы "поделенный" сигнал с делителя, входил в счетчик.
Среда Квартус.
Заранее спасибо.
