[shunix 0]

Понятно- тогда сказанное про нарост байтлейнов(а не адресов) в силе. По вашей картинке судя по всему проще слегка притянуть именно байтлейны.

А мне не очень, зачем их наращивать, если я могу просто сократить клок до 31мм? Тогда требования выполнятся

 

[EvilWrecker 0]

А мне не очень, зачем их наращивать, если я могу просто сократить клок до 31мм? Тогда требования выполнятся

Клок находится в соотношении с командами и адресами, соответственно меняя клок изменятся и они- оглядываясь на то какой у вас там таргет, задача подгонки клока выглядит более трудоемкой чем подгонка байтлейнов. Но если вам проще зарулить именно клок, то нет проблем- возражения с моей стороны невозможны :laughing:

[shunix 0]

Клок находится в соотношении с командами и адресами, соответственно меняя клок изменятся и они- оглядываясь на то какой у вас там таргет, задача подгонки клока выглядит более трудоемкой чем подгонка байтлейнов. Но если вам проще зарулить именно клок, то нет проблем- возражения с моей стороны невозможны :laughing:

 

в этом соотношении?

There must be a maximum ±50 ps electrical delay (±300 mil) between anyaddress/control signals and the associated CK and CK_N differential clock FPGAoutput.

 

[EvilWrecker 0]

в этом соотношении?

Да, оно самое

[shunix 0]

Да, оно самое

 

А насколько оно жёсткое?

 

Просто в тех же рекомендациях на Спартан написано:

• Only internal PCB layers should be used to route memory interface signals between the FPGA and memory devices. Breakout vias to connect component balls are excluded from this requirement.

А вы байты на внешних слоях провели

[EvilWrecker 0]

А насколько оно жёсткое?

Ну, оглядываясь на число то наверное не очень жесткое, благо 300 мил это не 30 :laughing: Вопрос я понимаю к тому что вам не удается выдержать ограничения которые хотят хилые?

Просто в тех же рекомендациях на Спартан написано:

Что из себя представляют рекомендации хилых- там время от времени проскальзывает фраза о том, что они составлены для типа 100% предсказуемо успешного результата в случае их выполнения, т.е. с серьезным запасом. Хорошим примером является требование по количеству конденсаторов в питании для такого-то корпуса, которое по факту завышено в несколько раз. Что касается внешних слоев, то разводить внутри конечно "безопаснее", но если делать правильно на внешних то никакого криминала нет и не может быть: на топе и боттоме разводят гораздо более высокоскоростную память без каких-либо проблем.

 

Касаемо именно вашего случая: на моей памяти есть люди которые успешно и не очень играли с timing margin в спартане, однако поскольку это ваш явно первый дизайн с ддр3 то лезть в эту тему пока что не рекомендую, тем более что озвученные в бумаге цифры легко реализуемы.

[shunix 0]

Ну, оглядываясь на число то наверное не очень жесткое, благо 300 мил это не 30 :laughing: Вопрос я понимаю к тому что вам не удается выдержать ограничения которые хотят хилые?

 

Что из себя представляют рекомендации хилых- там время от времени проскальзывает фраза о том, что они составлены для типа 100% предсказуемо успешного результата в случае их выполнения, т.е. с серьезным запасом. Хорошим примером является требование по количеству конденсаторов в питании для такого-то корпуса, которое по факту завышено в несколько раз. Что касается внешних слоев, то разводить внутри конечно "безопаснее", но если делать правильно на внешних то никакого криминала нет и не может быть: на топе и боттоме разводят гораздо более высокоскоростную память без каких-либо проблем.

 

Касаемо именно вашего случая: на моей памяти есть люди которые успешно и не очень играли с timing margin в спартане, однако поскольку это ваш явно первый дизайн с ддр3 то лезть в эту тему пока что не рекомендую, тем более что озвученные в бумаге цифры легко реализуемы.

 

В итоге получилось что байты около 25мм, Адреса-35мм, а клок 31мм. В интервал уложился. Просто было интересно, не зря ли заморачивался.

[EvilWrecker 0]

В итоге получилось что байты около 25мм, Адреса-35мм, а клок 31мм. В интервал уложился. Просто было интересно, не зря ли заморачивался.

Если стробы в обоих байтах 25мм то да, уложились практически впритык :laughing: Заморачивались не напрасно т.к. при ваших вводных это повышает шансы на получение работоспособного дизайна.

 

А есть картинки?

[shunix 0]

Если стробы в обоих байтах 25мм то да, уложились практически впритык :laughing: Заморачивались не напрасно т.к. при ваших вводных это повышает шансы на получение работоспособного дизайна.

 

А есть картинки?

 

Вот.

 

(Кстати, у второй памяти смог адреса с клоком сделать 31мм, а байты -25)

Изменено 21 мая, 2018 пользователем Шухарт

[EvilWrecker 0]

Кстати, у второй памяти смог адреса с клоком сделать 31мм, а байты -25

Мне вот интересно стало- вы приводите круглые числа, в ноль что ли выравниваете? Точно нету никакого tolerance? :biggrin:

Вот.

Некоторый прогресс в геометрии есть, хотя конечно суть та же самая- но главное что в числа уложились :laughing:

[shunix 0]

Мне вот интересно стало- вы приводите круглые числа, в ноль что ли выравниваете? Точно нету никакого tolerance? :biggrin:

 

Вот, если интересно.

CK+ и CK- я друг с другом ещё не равнял. Они у меня сейчас в группу к адресам закинуты

Изменено 21 мая, 2018 пользователем Шухарт

[EvilWrecker 0]

Вот, если интересно.

Насколько можно понять в соотношения от хилых вы уложись, включая строб к клоку.

 

[vladec 7]

To Шухарт

При выравнивании Вы учитываете задержку сигналов внутри корпуса микросхемы ПЛИС для разных выводов? Там у Xilinx в некоторых корпусах бывает большой разброс.

[shunix 0]

To Шухарт

При выравнивании Вы учитываете задержку сигналов внутри корпуса микросхемы ПЛИС для разных выводов? Там у Xilinx в некоторых корпусах бывает большой разброс.

 

 

Добрый день. Нет, не учитывал. А вы не подскажете, где с ними можно ознакомиться? в UG385 (Spartan-6 FPGA Packaging and Pinouts) ничего подобного не нашёл.

[Corvus 1]

ЕМНИП, по Spartan-6 такой инфы нет. Да и не нужна она там, не те скорости и длины.