Перейти к содержанию
    

Настройка проекта для загрузки в аппаратуру

Всем добрый день! Имеем Cyclone V (обычный, без SOC) + Quartus 14.0 + QuestaSim.

Собрал проект цифрового понижающего преобразователя (digital down converter) из альтеровских IP ядер (NCO, умножитель, FIR фильтр) и с opencores (CIC фильтр). Система двухканальная. В самом начале идет логика автоматического сброса (далее сброс будет приходить с процессора)

post-83540-1490183249_thumb.jpg

Отдельно DDC, собранный из IP ядер.

post-83540-1490183271_thumb.jpg

Данные с ПЛИС по последовательному порту идут в DSP. Под выходные данные с ПЛИС идет строб, который я вывожу на контрольные точки.

post-83540-1490183489_thumb.jpg

В SDC файл прописываю свой клок, равный 60 МГц.

post-83540-1490185368_thumb.jpg

 

В Warning присутствуют следующие предупреждения:

1)Unconstrained output ports

post-83540-1490185526_thumb.jpg

2)4 сигнала строба:

Missing drive strength and slew rate

post-83540-1490185610_thumb.jpg

 

Все остальные выходные информационные сигналы я вывожу на виртуальные пины, чтобы не мешались. В будущем они пойдут в DSP.

При загрузке в ПЛИС стробы не идут - на контрольных точках висит высокий уровень.

Буду признателен, если подскажете, как избавиться от варнингов.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

все что пошло на виртуальные порты при синтезе выкинет оптимизатор, если это как то влияет на другие части схемы, они так же подвергнутся оптимизации.

 

Надо расставлять ключики с запретом оптимизации и выкидыванием портов

 

 

по варнингам оно очевидно хочет входной выходной делай получить, но это дело второе, 90% вас губит оптимизация.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Надо расставлять ключики с запретом оптимизации и выкидыванием портов

А где в Квартусе прописать запрет на оптимизацию?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

обычно есть ключики вставляются прямо в верилог

http://quartushelp.altera.com/14.1/mergedP...ir_preserve.htm

http://quartushelp.altera.com/14.1/mergedP...le_dir_keep.htm

 

в настройках тоже что-то вроде было

"Remove redundant logic cells" , must be "off"

"Ignore LCELL buffers", must be "off"

 

вот на форуме

http://www.alteraforum.com/forum/showthread.php?t=19328

 

ну и погуглите о запретах оптимизации

 

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Все остальные выходные информационные сигналы я вывожу на виртуальные пины, чтобы не мешались.

все что пошло на виртуальные порты при синтезе выкинет оптимизатор, если это как то влияет на другие части схемы, они так же подвергнутся оптимизации.

 

Неужели действительно Квартус выкидывает логику, которая идет на пины, которым присвоено "virtual pins" ?

Изменено пользователем OM-S

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Ну, наверное, это я глупость сморозил:) хотя может и нет. Концептуально виртуальные пины все же не для использования в кристалле. Это для анализа и симуляций как я себе это вижу.

Поэтому часть логики которая была на этих пинах может и осталась, но ее воздействие на систему константно и при имплиментации может быть и вырезана.

 

Куда то же сигналы пропали, можно поглядеть финальные схемы проекта.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...