ermilovd

Уже не надо. Не знаю как удалить сообщение

Возникает несколько вопросов, не зная ответа на которые сложно комментировать. Конкретное название ПЛИС. Для примера Intel 10lp В документации на PLL написано: tOUTJITTER_PERIOD_io = 650ps У вас период 6.(6)ns и вы будете иметь 0.65ns джиттер. Плюс при подключении вы получите емкость и индуктивность щупа , что автоматически добавит задержку. P.S. (Особенно часто меня удивляет "спокойное" подключение с синхронизацией одной плис с включённой PLL от другой ПЛИС с источником клока PLL. Также кажется странным подключение к обычным выводам ПЛИС гигабитных PHY (Там требования +-150ps джиттер ). А потом "специалисты - студенты (начальники)" говорят "Но ведь плата (комплекс) работает." Аналогично подключение SGMII через DIN41612. После этого я не знаю что им сказать. Все мои замечания в игнор.)

Подскажите где почитать документацию на ПЗУ Алтеровскую. Команды чтения записи, адреса, временные диаграммы. Или смотреть на аналог (хотя на сайте ни с чего по этому поводу не нашел). Ткните в документацию плиз. Предположим, я загрузил по определенному адресу в ПЗУ свой код. Как его извлечь по определенному адресу самой плис?

Извините, я правильно понял, что флешка загрузки (у вас наверно типа EPCS4) подключена в режиме "AS" к ПЛИС. 1. При подаче питания - грузится ПЛИС стандартным способом. 2. Выводы флешки (у вас наверно типа EPCS4) параллельно заведены на ПЛИС. 3. После загрузки через эти выводы организуется чтение/запись ПЗУ. (Протоколы чтения я пока не искал, но наверно они доступны.) 4. Плис может делать все что хочет с ПЗУ. Единственно у нас по проектам требуют выводить на реконфигурацию плис при ошибке CRCerror (pin). Плюс самостоятельно проверять ОЗУ проекта(оно не контролируется выводом CRCerror). Была статья лет 5 назад о сбое в конфигурации ячеек ПЛИС при воздействии из космоса. Как учесть еще это? Если эта схема , то все понятно.

Спасибо. Выводы в пользовательский режим перевел. Остановился на ембеддед программатор (не нашел), или он из NIOS. Ткните носом можно на примере любого Cyclone, или в личку. Не понятен способ извлечения (записи в моем случае не надо, но для общего развития) данных и получения их в проекте Плис.

После загрузки ПЛИС. В "боевой" работе "Считать из epcq в плис эти данные".

Спасибо за ответ. В описании (AN370) приводится перезагрузка плис через JTAG. В своем проекте я так и делаю (Гружу ПЗУ через JTAG подключеный к ПЛИС). Доступ к JTAG пинам из проекта отсутствует (закрыт системой). Пока думаю использовать ОЗУ плис (хоть и кривое решение) (но 30Кбайт есть). Устройство простое. Может без памяти обойдусь. С поиском туго. Честно искал и на форуме Intel ( и здесь) не нашел. Находил ,что под NIOS подобное есть, но думал может что то попроще есть. Плата придет через 3 недели. Пока можно поискать решения.

Здравствуйте! При разводке новой платы сделали ошибку - забыли флешь память для хранения программы DSP (TMS320). Провода загрузки DSP заведены на ПЛИС. Требуется память от 20 до 64Кбайт объемом. Можно ли извлечь необходимый объем из загрузочной ПЗУ (EPCQ4ASI8N). Кто то это делал? Уточнение ПЛИС (10CL006YE144) В приложении приводитя кристалл 10GX, У меня другой кристалл.

Здравствуйте! В очередной раз читая документацию на применяемые микросхемы натолкнулся на AN815 от IDT. Мы делаем аппаратуру связи на основе существующих (умирающих) сетей. Организация следующая: Три блока подключены дуг за другом. В первом основной модуль резервируется. По этому была задача синхронизации двух модулей. Один выбирался мастером другой ведомым. (Мастер/Ведомый могли меняться местами). Сигнал с данными поступающими на второй блок в виду схемотехнического резервирования параллельно поступает на соседний модуль . Далее из данных выделяется частота на основе аналогового ГУН. Частота с ГУН поступает на PLL СYCLONE IV. Эта частота является опорной для генерации резервного потока. При синхронизации от соседней платы видно размытие глаз-диограммы на один период 131 MHz. (частота квантования в плис подстройки ГУН). Схема работает, но меня смущало замытие глаз-диограммы. Если его воспринимать как джиттер, то получается 7.625ns (7625ps). В PDF на CYCLONE IV на стр 34 написано: tinjitter = +-750ps У нас -7625ps а должно быть не более +-750ps. BitSync.tdf Получается так делать нельзя. Но связка работает без сбоев долго. Что то можете подсказать? И второй вопрос: Блок передачи данных (TDM over IP) (Передача потока Е1 по IP (Ethernet)). На приеме стоит схема восстановления частоты на основе анализа объема данных накопленных в буфере приема. Процессор записывает 16-разрядное (отклонение в PPM) слово в схему формирования частоты. Компилятор показывает на не соблюдение времен. (при частоте 80 MHz.) SAM_IP_pll.bdf Далее эта частота поступает на микросхему (idt82v3001) где частота сглаживается (восстанавливается). Опять же основываясь на вопросе №1 (tinjitter = +-750ps) должны были получить не рабочую схему. Но работает (и даже у заказчика). Может есть другая схема восстановления частоты (Ткните носом в литературу или пример)? IDT_AN815_APN_20140424.pdf cyiv-5v3.pdf

Извиняюсь что вклиниваюсь в переписку. Мне на глаза попался один AN815. В нем на последней странице приведен пример расчета пригодности применения ПЛИС STRATIX V Для реализации GE (Gigabit Ethernet). Возможно здесь аналогичная закладка формируется. У меня был вопрос другой в связи с прочтением этой AN. Попробую сделать новую тему. IDT_AN815_APN_20140424.pdf

Проект на Cilone 4. После компиляции получил pof файл. Запрограммировал. Преобразовал sof в jic. Через jtag проверяю на совпадение. В ПЗУ EPCS4 файл не совпадает. В чем проблема? файлы получены из одного проекта.

Структура сигналов в вложении. mbus.pdf

Кросс плата разведена . Дорожки в ней не пропадут. Другое дело емкостная нагрузка. Реально было: передний фронт частоты раздваивался в зависимости от количества установленных плат. В прочем с этой проблемой легко поборолись схемотехнически. Вопрос был о том, что PLL работает от 16МГц. Частота PLL примерно 3-4ГГц. По этому будет дрожание фронта восстановленной частоты относительно сигналов F0,F2M. Это смущало.

Система следующая:(Cyclone 4) 1.Одна плата раздает частоты, метки синхронизации периферийным платам. F0-метка цикловой синхронизации, F16m - 16 МГц , F2M - 2 МГц. Все частоты и метки вырабатываются от одного делителя частоты (128Мгц). 2. На платах окончаний F16m заведено на PLL. Вопрос: Можно ли использовать метку F0 и частоту F2M без схемы перехода их из клокового домена. Они нужны для установки делителей частоты. Делители будут работать от PLL на частоте 32Мгц. реализация коллег: -- Counter from 32MHz Cnt_F32m[3..0] = lpm_counter (.clock = gc32m, .sset=FrameSync) WITH (LPM_WIDTH = 4, lpm_svalue=3) RETURNS (.q[]); --Frame Sinchro FrSync1 = dff(.clk=F2M, .d=!F0, .clrn=!FrameSync); FrSync2 = dff(.clk=F16m, .d=FrSync1, .clrn=!FrameSync); FrameSync = dff(.clk=gc32m, .d=FrSync2);

Заказчик требует срок службы нашего изделия - 10 лет. Модуль SFP (LS38-A3S-TI-N-B3) APAC-OPTO. Сколько модулей вкладывать в КМЧ? Где взять информацию о наработке на отказ?