[kuzis 0]

Добрый день. Подскажите плиз. Кто как реализует сейчас интерфейс Е2. Раньше была микросхема TXC-02050 (02054). Но они уже давно сняты с производства. Есть ли какая-нибудь альтернатива, или Е2 вымер окончательно?

[_LD 0]

Какое-то время назад использовали XR-T5683A.

[cdg 0]

Добрый день. Подскажите плиз. Кто как реализует сейчас интерфейс Е2. Раньше была микросхема TXC-02050 (02054). Но они уже давно сняты с производства. Есть ли какая-нибудь альтернатива, или Е2 вымер окончательно?

А какие параметры линейного интерфейса требуются, если в пределах 6дб кабельного затухания можно и на рассыпухе, в свое время делал а DPLL и фреймер реализовывал в FPGA. ИМХО Е2 держится только за счет радиорелеек 8Мбит, сложно представить кому он еще нужен.

[kuzis 0]

А какие параметры линейного интерфейса требуются

Беда в том, что требуется это:

Фазовое дрожание и дрейф фазы должны соответствовать требованиям Приложений ППР (Рек. МСЭ-Т):

- на входе Приложение 9 (G.823)

- на выходе Приложение 11 (G.742)

- передачи Приложение10 (G.921)

 

Больше всего напрягают требования по входу(G.823)

 

А затухание требуется в соотвествии с G.703.

 

Поэтому на рассыпухе стремно делать.

[cdg 0]

Беда в том, что требуется это:

Фазовое дрожание и дрейф фазы должны соответствовать требованиям Приложений ППР (Рек. МСЭ-Т):

- на входе Приложение 9 (G.823)

- на выходе Приложение 11 (G.742)

- передачи Приложение10 (G.921)

 

Больше всего напрягают требования по входу(G.823)

 

А затухание требуется в соотвествии с G.703.

 

Поэтому на рассыпухе стремно делать.

G.703 нет требований по максимальному кабельному затуханию, может и подзабыл но там шаблон для сигнала без затухания.

Требования по входу ерунда, т.к. DPLL это все сожрет, единственное нужно потом все отфильтровать нормально.

Делал все на россыпи, компаратор, АРУ, все тестилось в ЛОНИИС в лаборатории синхронизации проблем не было ни с Е1 ни с Е2, полоса подавления джиттера по Е1 составила 0.5Гц (джиттер аттенюатор подобный LXT352 делал), по Е2 этого не тмеряется т.к. обычно система рабортатет на разных частотах по приему и передаче, даже если нужно делать синхронно это не проблема в FPGA можно нормальный ФАПЧ организовать.