[Pechkin 0]

Интересует есть различия между возможностей этих языков?

Сейчас начал читать спецификацию по системверилог, но хотелось бы и книжку какую нибудь. Может кто нибудь поделиться???

[cdg 0]

...Сейчас начал читать спецификацию по системверилог...

А самой спецификацией не поделитесь? (Или на ФТП есть такое?)

[Pechkin 0]

...Сейчас начал читать спецификацию по системверилог...

А самой спецификацией не поделитесь? (Или на ФТП есть такое?)

<{POST_SNAPBACK}>

http://www.eda.org/sv/SystemVerilog_3.1a.pdf

[CaPpuCcino 0]

Интересует есть различия между возможностей этих языков?

Сейчас начал читать спецификацию по системверилог, но хотелось бы и книжку какую нибудь. Может кто нибудь поделиться???

<{POST_SNAPBACK}>

 

sorry 4to latinicej

 

Mogy podelitsja knizhkoj po SystemVerilogy ot Sautherlanda, tok kak ja ne znaju - preglagajte - potomy kak na FTP y menja dostypa net. nado skazat' 4to knizhki po SV sej4as dostato4no slabie sama specifikacija namnogo yda4nee i polnee - eto v tom 4isle navernoe svjazano s tem 4to ego sej4as malo kto podderzhivaet - dazhe ljubimij vsemi ModelSim podderzhivaet ego procentov na 70% - osobenno v otnashenii klassov i pro4ej visokoyrovnevoj batvi -- 4to k stati nel'za skazat' o SystemC - kotorij podderzhivaetsja v polnom obje"me(4to k stati ne ydivitel'no t.k. SC vsego lish' biblioteka C++ plus metodologija). pri sinteze zhe SV podderzhivaetsja slabo (k stati ne ponjatno po kakoj pri4ine t.k. nadstrojka abstraktnogo yrovnja pohozha na VHDL, kotoraja simteziryetsja davno i vsemi). vozme"m dlja primera Synplify - oni naprimer do sih por s V2k1 ne razobralis' - a kompiljator kotorij vizivaetsja pri "popitke" skompelirovat' SV - eto tot zhe kopiljator Verilog s nebol'shim dobavleniem. --

Vot takie y menja na dannij moment li4nie opit i oshushenija. (sam ja uzaju SC i V2k1 - bila popitka primenjat SV - no poka otkazalsja iz-za nedostato4noj podderzhki)

moz kto eshe" 4o znaet

[Pechkin 0]

спасибо

книжку можно попробовать прикрипить к сообщению

я так понял огромных различий между sc и sv в плане ПОТЕНЦИАЛЬНЫХ возможностей нет. Проблема в том, не реализованна полностью поддержка. Кстати где-то читал, что у synopsys есть утилита для конвертации SystemC в systemverilog

[Esquire 0]

CaPpuCcino

Книгу можно загрузить на один из общедоступных и проверенных обменников, например, на rapidshare.de (максимальный размер файла 50 мб, срок хранения 30 суток с момента последнего скачивания) или на webfile.ru (максимальный размер файла 20 мб, срок хранения 14 суток с момента загрузки на сервер, ограничение скорости скачивания для нероссийских IP-адресов).

 

Впоследствие кто-нибудь из заинтересованных людей перенесет ее на FTP для вечного хранения B) .

[CaPpuCcino 0]

CaPpuCcino

Книгу можно загрузить на один из общедоступных и проверенных обменников, например, на rapidshare.de (максимальный размер файла 50 мб, срок хранения 30 суток с момента последнего скачивания) или на webfile.ru (максимальный размер файла 20 мб, срок хранения 14 суток с момента загрузки на сервер, ограничение скорости скачивания для нероссийских IP-адресов).

 

Впоследствие кто-нибудь из заинтересованных людей перенесет ее на FTP для вечного хранения B) .

<{POST_SNAPBACK}>

 

postarajus' vilozhit' knizhky na webfile.ru na etoj nedele. kak spravljus' opoveshy

[CaPpuCcino 0]

я так понял огромных различий между sc и sv в плане ПОТЕНЦИАЛЬНЫХ возможностей нет. Проблема в том, не реализованна полностью поддержка. Кстати где-то читал, что у synopsys есть утилита для конвертации SystemC в systemverilog

<{POST_SNAPBACK}>

в плане потенциальных возможностей - они кроются в основном в голове разработчика. SV и SC достаточно трудно сравнивать просто как СВ и СЦ - всё-таки у них достаточно разные подходы при выходе на абстрактный уровень. нужно смотреть для каких целей их пользуют - синтеза проекта или моделирования. нужно отметить что в принципе эти языки перекрывают разные области на оси абстракции проекта: СЦ уходит выше в системную область, СВ - ниже в гэйт-левел, хотя всё что находится между они покрывают - но об этом позже. так вот при синтезе какой язык использовать - достаточно монопенисуально - если забыть о том что и тот и другой пока широко не поддерживаются в сообществе производителей синтезаторов (чтобы пользоваться их наворотами нужно покутать специализированные средства разработки, которые стоят достаточно денег и руководство не каждой фирмы отважется на такой недешевый шаг), то СЦ отличается от СВ немного большим обьёмом кода (при этом всёже меньшим и более читабельным чем у "квадратного" ВХДЛ) код на СЦ также легко читаем как и у СВ - тем кому интересно посмотреть - можно поглядеть рекоммендацию по РТЛ-кодированию на SystemC от Синопсиса выпущенную - если не изменяет память еще в 2002 - кто не найдёт в сетке - могу кинуть. другое дело моделирование - здесь - по моему совершенно нескромному мнению лучше подойдёт СЦ хотя бы только из-за совершенно прозрачной интеграции в окружающий мир (в ту же ОС). лично меня совершенно не возбуждает использование DPI/VPI для этих целей. правда есть один минус у СЦ - при детализации модели в сторону РТЛ - симуляция проходит медленнее чем у РТЛ ориентированных языков. чтобы не потерять в производительности симуляции при таких переходах - транзакторы и адаптеры, обеспечивающие продвижение по стеку оси, нужно писать осторожно - с оглядкой на оптимизацию кода по производительности. вот такое у меня видение проблеммы - может я о многом не в курсе - век живи - век учись. о том кто и для чего лучше СЦ или СВ можно говорить долго. так что если у кого есть что сказать по этому поводу и поделиться своими впечатлениями - будет оч интересно и полезно.

[Pechkin 0]

я так понял огромных различий между sc и sv в плане ПОТЕНЦИАЛЬНЫХ возможностей нет. Проблема в том, не реализованна полностью поддержка. Кстати где-то читал, что у synopsys есть утилита для конвертации SystemC в systemverilog

<{POST_SNAPBACK}>

правда есть один минус у СЦ - при детализации модели в сторону РТЛ - симуляция проходит медленнее чем у РТЛ ориентированных языков.

<{POST_SNAPBACK}>

Это из личного опыта? Представители синопсис в свое время говорили о некотором преимуществе СЦ перед HDL языками при моделирование RTL

 

PS Спасибо за развернутый ответ.

PSS в конце мая вышли обновление SC

SystemC 2.1 LRM approved. SystemC Core Language & Add-on Libraries 2005-06-22

The definitive description of the SystemC 2.1 API and functionality has been released. This document is the result of more than a year of intensive development. It should prove invaluable to implementers of SystemC 2.1 compliant tools. Users of SystemC will also find this consistent and complete documentation of the public API of SystemC implementations to be of great value.

 

SystemC TLM Library Released SystemC Core Language & Add-on Libraries 2005-06-22

On June 6, 2005, OSCI announced the release of the SystemC transaction-level modeling library (TLM) version 1.0.

[CaPpuCcino 0]

Это из личного опыта? Представители синопсис в свое время говорили о некотором преимуществе СЦ перед HDL языками при моделирование RTL

 

PS Спасибо за  развернутый ответ.

PSS в конце мая вышли обновление SC

SystemC 2.1 LRM approved. SystemC Core Language & Add-on Libraries 2005-06-22

The definitive description of the SystemC 2.1 API and functionality has been released. This document is the result of more than a year of intensive development. It should prove invaluable to implementers of SystemC 2.1 compliant tools. Users of SystemC will also find this consistent and complete documentation of the public API of SystemC implementations to be of great value.

 

SystemC TLM Library Released SystemC Core Language & Add-on Libraries  2005-06-22

On June 6, 2005, OSCI announced the release of the SystemC transaction-level modeling library (TLM) version 1.0.

<{POST_SNAPBACK}>

 

спасибо за инфу (с этими доками в общем-то уже знаком)

на первый вопрос - да - это из личного опыта. но хочу заметить, что я написал о детализации проекта - когда часть проекта еще описана на высоком уровне - а часть детализирована до РТЛ - тогда там появляются такие вещи как транзакторы - то есть классы-интерфейсы, которые транслируют вызовы функций привычных для Ц++ программера на уровень сигналов. так как вы, уверен, осознаёте что это равносильно продвижению информации по стеку протоколов в сети от уровня приложения вниз к физическому уровню, то это накладывает дополнительные выч. расxоды, что замедляет симуляцию. приведу небольшой пример того что можно делать с этими транзакторами: вот у вас к примеру есть алгоритм который работает с каким-нибудь массивом данных - вам этот алгоритм нужно реализовать полностью в аппаратуре (ну на ФПГА -платформе с банком памяти) вы наверное сначала захотите создать опорную модель алгоритма в виде Ц-кода где ваши данные в реальной памяти будут видны как some_type my_array[1024]; далее вы волей-неволей должны перейти к РТЛ уровню (потому как поведенческие синтезаторы - это пока что нечто из области научной фантастики или по крайне мере экзотика) и начинаете разбивать вашу Ц-шную програмку на параллельные потоки, затем спускаетесь до уровня регистровых передач. получается так, что одновременно в проекте у вас могут присутствовать как чистое поведение (обычный Ц код) так и нечто что мы привыкли видеть в HDL-лях при синтезе. так вот эти транзакторы позволяют иметь в коде нечто типа my_array=my_array+my_array[j]; , которое будет превращено в обычные сигналы вашего готового, описатого на РТЛ, контроллера памяти. что можно увидеть на родной глазу вэйв-форме. так вот такое волшебство всё-таки аукается в производительности сильнее чем если бы мы решили устроить подобное шоу в СВ (правда вот именно такое шоу в СВ и не устроить/по крайне мере мне пока не приходило в голову как/ - поэтому-то СЦ и считается более высоким языком чем СВ) - хотя может я не достаточное время возился с СВ и перешёл быстрее нa СЦ,... хотя Верилог - рулезз форэвер :)

[Pechkin 0]

вообщем понятно, мне что надо подробнее почитать спецификацию СВ, а то и сказать-то нечего

[CaPpuCcino 0]

to 4to prosili pomestil na webfile.ru/400303. fail v arhive arhiv zaparolen - parol': systemverilog sama strani4ka tozhe zaparolena parol' skazhy komy interesno privatnim soobweniem. obrawajtes'.

[CaPpuCcino 0]

to 4to prosili pomestil na webfile.ru/400303. fail v arhive arhiv zaparolen - parol': systemverilog sama strani4ka tozhe zaparolena parol' skazhy komy interesno privatnim soobweniem. obrawajtes'.

<{POST_SNAPBACK}>

ок - все кому была интересна книжка думаю её уже скачали - опоздавшие стучитесь на ФТП - полагаю Esquire её туда перетащил. с настоящего момента даденая ссылка на книжку обявлена неактивной.

[Esquire 0]

опоздавшие стучитесь на ФТП - полагаю Esquire её туда перетащил

Не угадал :tongue: , хотя по твоей ссылке сканы скачал. В принципе, ты и сам сможешь залить сабж на FTP, когда станешь "своим", а этого момента, я полагаю, осталось ждать недолго ;) .

Любое другое заинтересованное лицо из уже скачавших также может поделиться указанной литературой с широкой общественностью :a14: .

[Кнкн 5]

опоздавшие стучитесь на ФТП - полагаю Esquire её туда перетащил

Не угадал :tongue: , хотя по твоей ссылке сканы скачал. В принципе, ты и сам сможешь залить сабж на FTP, когда станешь "своим", а этого момента, я полагаю, осталось ждать недолго ;) .

Любое другое заинтересованное лицо из уже скачавших также может поделиться указанной литературой с широкой общественностью :a14: .

<{POST_SNAPBACK}>

 

Поскольку владелец и администрация согласны,

залил в pdf

/upload/doc/SystemVerilog.pdf