реклама на сайте
подробности

 
 
3 страниц V  < 1 2 3 >  
Reply to this topicStart new topic
> Производительность современных GPU при вычислении FFT
rloc
сообщение Apr 6 2018, 15:54
Сообщение #16


Узкополосный широкополосник
******

Группа: Свой
Сообщений: 2 314
Регистрация: 13-12-04
Из: Moscow
Пользователь №: 1 462



Цитата(stealth-coder @ Apr 6 2018, 18:18) *
для БПФ сделать оценку требуемой производительности не составляет труда.

Так нужны не расчеты, а примеры реализации с конкретными цифрами, с оптимизированным кодом под определенную задачу. Зачем GPU тестируют на каждой игре отдельно?
Go to the top of the page
 
+Quote Post
Serg76
сообщение Apr 6 2018, 19:07
Сообщение #17


Профессионал
*****

Группа: Участник
Сообщений: 1 050
Регистрация: 4-04-07
Пользователь №: 26 775



Цитата(stealth-coder @ Apr 6 2018, 18:18) *
Скорость копирования в асинхронном режиме ограничивается только скоростью памяти хоста и карточки и скоростью PCIe, со скоростью 15 Гбит/с на мощном железе не должно возникнуть проблем, такую скорость дает PCIe Gen 2 x4, для DDR 1600 МГц/64 бита это вообще ни о чем.

Сначала я тоже так думал, но практика, а также профайлеры показали, что проблема именно в копировании между устройствами.
Go to the top of the page
 
+Quote Post
stealth-coder
сообщение Apr 7 2018, 08:15
Сообщение #18


Частый гость
**

Группа: Участник
Сообщений: 112
Регистрация: 27-12-08
Пользователь №: 42 786



Цитата(rloc @ Apr 6 2018, 18:54) *
Так нужны не расчеты.

Любая инженерно-техническая задача начинается с расчета (оценки), исходя из расчета выбираются пути реализации. Если вам подходит стандартный БПФ, то он есть в примерах CUDA, можете скачать, поставить, запустить и посмотреть на цифры.


Цитата(Serg76 @ Apr 6 2018, 22:07) *
Сначала я тоже так думал, но практика, а также профайлеры показали, что проблема именно в копировании между устройствами.

В вашем конкретном случае может это и так, не зная подробностей задачи и железа и не посмотрев в код ничего внятного сказать нельзя. Но меня жизнь научила, что в 90% случаев "дело не в бобине". Раз производители делают PCIe на много линий, значит железо в состоянии их утилизировать, т.е. для современной видеокарты скорости обмена в десятки гигабит в секунду - нормальный режим работы.
Go to the top of the page
 
+Quote Post
Serg76
сообщение Apr 7 2018, 11:49
Сообщение #19


Профессионал
*****

Группа: Участник
Сообщений: 1 050
Регистрация: 4-04-07
Пользователь №: 26 775



Цитата(stealth-coder @ Apr 7 2018, 11:15) *
В вашем конкретном случае может это и так, не зная подробностей задачи и железа и не посмотрев в код ничего внятного сказать нельзя. Но меня жизнь научила, что в 90% случаев "дело не в бобине". Раз производители делают PCIe на много линий, значит железо в состоянии их утилизировать, т.е. для современной видеокарты скорости обмена в десятки гигабит в секунду - нормальный режим работы.

В этом тесте ничего сложного нет, 3 строчки кода: копирование на карту, FFT и копирование с карты на хост, все библиотечные оптимизированные функции, хотя свой код FFT тоже пробовал. В результате получам 2,5 Гбит/с на том железе, что у меня есть. если убрать копирование с карты на хост, то получаем 3 Гбит/с,т.е. 15 % ресурсов «жрет» тривиальная функция копирования!!! Не много ли?
Go to the top of the page
 
+Quote Post
faa
сообщение Apr 7 2018, 13:00
Сообщение #20


Знающий
****

Группа: Свой
Сообщений: 726
Регистрация: 14-09-06
Из: Москва
Пользователь №: 20 394



Вот тут английский самоделкин на GPU от Raspberry Pi БПФ-ит.
Можно прикинуть производительность для "толстых" GPU.
Разбивает на мелкие с доворотом между ними.
Мы таким способом делали в ПЛИС БПФ на 16М. 8 реальных каналов на XC6V240, 4 потока, разбор.
Частота семплирования 80МГц, на выходе 8 комплексных спектров в 8М бинов по ~5Гц с перекрытием 50%.
Сейчас на Kintex Ultrascale 16 реальных каналов (семплирование ~118МГц) получилось на 4М бинов по ~7Гц с перекрытием 25%.
На GPU в потоке не получилось - думали-смотрели, но не влезло (а может не осилили). Пришлось плисоводить sm.gif.
Go to the top of the page
 
+Quote Post
thermit
сообщение Apr 7 2018, 13:04
Сообщение #21


Знающий
****

Группа: Участник
Сообщений: 781
Регистрация: 3-08-09
Пользователь №: 51 730



Странные показатели у вас.

gtx1060 complex fft 64k

dp ~573 us
из них
21% выполнение
43% копирование туда
37% копирование обратно

sp ~297 us
из них
7% выполнение
55% копирование туда
38% копирование обратно

Собственно, дуплексная пропускная способность шины составляет ~15 - 18гбит/с

зы
т stealth-coder прав на 110%. Сначала оценка, потом выбор пути решения. Иначе получим изучение проблем шаманизма на начальном этапе разработки и проблем опорно-двигательного аппарата на последующих. Оно вам надо? Ну и pci-e 16x - это неспроста, как говорил в. пух.




Go to the top of the page
 
+Quote Post
blackfin
сообщение Apr 7 2018, 13:34
Сообщение #22


Гуру
******

Группа: Свой
Сообщений: 3 085
Регистрация: 18-04-05
Пользователь №: 4 261



Цитата(thermit @ Apr 7 2018, 16:04) *
Странные показатели у вас.

gtx1060 complex fft 64k

dp ~573 us

Выходит, gtx1060 при входном потоке 500 MHz сделать complex fft 64k не успевает?

Время заполнения буфера семплами с выхода АЦП: 64к*2ns = 128 us.

Соответственно, если считать FFT с перекрытием 50%, то время вычисления FFT должно быть меньше 64 us.

А в реале получается, что время вычисления FFT на GPU с учетом загрузки и выгрузки данных в разы больше времени заполнения буфера семплами с выхода АЦП.
Go to the top of the page
 
+Quote Post
thermit
сообщение Apr 7 2018, 13:59
Сообщение #23


Знающий
****

Группа: Участник
Сообщений: 781
Регистрация: 3-08-09
Пользователь №: 51 730



Очевидно, что не успевает.
Честно говоря, обработать полосу в 500мгц - нетривиальная задача, требующая индивидуального подхода. Универсальные решения тут не годятся.
Go to the top of the page
 
+Quote Post
rloc
сообщение Apr 7 2018, 16:44
Сообщение #24


Узкополосный широкополосник
******

Группа: Свой
Сообщений: 2 314
Регистрация: 13-12-04
Из: Moscow
Пользователь №: 1 462



Цитата(faa @ Apr 7 2018, 16:00) *
На GPU в потоке не получилось - думали-смотрели, но не влезло (а может не осилили). Пришлось плисоводить sm.gif.

Подсознательно кажется с GPU больше "подводных камней" и на начальном этапе они могут быть не видны. Нет прозрачности в пути ADC->PCIe->GPU->PCIe->Host.

Цитата(faa @ Apr 7 2018, 16:00) *
Сейчас на Kintex Ultrascale 16 реальных каналов (семплирование ~118МГц) получилось на 4М бинов по ~7Гц с перекрытием 25%.

Пробежимся по структуре? RobFPGA, подключайтесь. Набросал по-быстрому схему, могу ошибаться, поправляйте:

Прикрепленное изображение


Подумал, действительно, закладываться на один "жирный" FPGA смысла не имеет. В модульной структуре легче обеспечить большую ширину памяти, ПО модулей может быть одинаковым, соответственно меньше времени на компиляцию и верификацию, выше частота работы. Последовательная структура мне показалась более удобной с точки зрения передачи данных (pipeline). Есть два вопроса:

1. Ширина полосы памяти на один модуль.
По самым оптимистичным оценкам достаточно обеспечить тройную (запись, чтение, коэффициенты) ширину входной полосы с ADC, приведенную к ширине внутренней арифметики.

2. Перектрытие.
За счет чего обеспечить? За счет увеличения кол-ва модулей или гарантии более высокой скорости обработки?
Go to the top of the page
 
+Quote Post
faa
сообщение Apr 7 2018, 17:57
Сообщение #25


Знающий
****

Группа: Свой
Сообщений: 726
Регистрация: 14-09-06
Из: Москва
Пользователь №: 20 394



Цитата(rloc @ Apr 7 2018, 19:44) *
Есть два вопроса:

1. Ширина полосы памяти на один модуль.
По самым оптимистичным оценкам достаточно обеспечить тройную (запись, чтение, коэффициенты) ширину входной полосы с ADC, приведенную к ширине внутренней арифметики.

2. Перектрытие.
За счет чего обеспечить? За счет увеличения кол-ва модулей или гарантии более высокой скорости обработки?


16 каналов, 4 АЦП по 4 канала, квадратуры в цифре с децимацией на 4 (на 3 не пролезли по памяти).
ПЛИС одна.
Память: 4 контроллера DDR3-1600 - 32х, 64х, 64х, 32х; HMC - полтора линка (х8 - слева, х16 - справа ПЛИС).
Наружу: PCIe Gen3 ext x8, PCIe Gen3 ext x4, HMC - два линка х16, serdes - два линка х4 (один слева, другой справа ПЛИС).

Как-то так.

Контроллеры DDR3 - физика из MIG, логика своя. За 6,5 мкс пишет/читает 256 отсчетов по всем каналам, регенерация, калибровка VT.
Перекрытие 25%, в первый буфер пишем 192 отсчета, читаем 256.

Из шишек: замирание PCIe, при пиковой (расчетной) для Gen3 x8 более 6ГБ/сек (даже при TLP128) для 4.8ГБ/сек имели некоторые неудобства.
Пришлось городить эластик-буфер и резать лишнее wink.gif.

Скорость DDR3 можно поднять (ПЛИС позволяет), тогда проходит и децимация на 3,5.

ЗЫ: На общие вопросы могу здесь ответить, подробности - лучше в личку.
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Apr 7 2018, 20:20
Сообщение #26


Профессионал
*****

Группа: Свой
Сообщений: 1 203
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!
Цитата(rloc @ Apr 7 2018, 19:44) *
Подсознательно кажется с GPU больше "подводных камней" и на начальном этапе они могут быть не видны.
Нет прозрачности в пути ADC->PCIe->GPU->PCIe->Host.
Вот вот ...
Цитата(rloc @ Apr 7 2018, 19:44) *
Пробежимся по структуре? RobFPGA, подключайтесь. Набросал по-быстрому схему, могу ошибаться, поправляйте:
Нее - я предпочитаю медленно спустится с горы и ... wink.gif

Цитата(rloc @ Apr 7 2018, 19:44) *
Подумал, действительно, закладываться на один "жирный" FPGA смысла не имеет. В модульной структуре легче обеспечить большую ширину памяти, ПО модулей может быть одинаковым, соответственно меньше времени на компиляцию и верификацию, выше частота работы. Последовательная структура мне показалась более удобной с точки зрения передачи данных (pipeline). Есть два вопроса:
Еще не знаем что делать но будем делать универсально и модульно wacko.gif !

Цитата(rloc @ Apr 7 2018, 19:44) *
1. Ширина полосы памяти на один модуль.
По самым оптимистичным оценкам достаточно обеспечить тройную (запись, чтение, коэффициенты) ширину входной полосы с ADC, приведенную к ширине внутренней арифметики.

2. Перектрытие.
За счет чего обеспечить? За счет увеличения кол-ва модулей или гарантии более высокой скорости обработки?

Смотрим что есть на входе FFT=64K, I,Q=16 6ит, для таких N коэффициенты нужны не меньше 20 бит.
Начинаем кумекать как можно это считать - например смотрим структуру FFT R22.
Если не забыл то для N точек нужно N слов (I,Q) памяти для данных и N/4 слов коэффициентов.
Грубо - надо 64K * 4 * 1.5 + 16K * 5 = 384 + 80 KByte, + 64 KByte + таблица для окна. ~ 528 KByte.
Влезет даже в средний чип. Если нужно перекрытие %50 + еще 256K на входной буфер.
Если немного по оптимизировать то часть памяти для коэффициентов и таблицу окна можно сэкономить считая на логике все на лету. Самые большие (входных и для первых stage) можно и во внешнюю память вынести (если полосы хватить).

Структура FFT R22 считает семпл за такт - на заморачиваясь можно получить 300 MHz - если "котика выжать" можно получить еще 5 капе.. и 400 MHz тактовой.

Ну а дальше как игра в наперстки - как крутить вертеть данными либо по очереди в один FFT - если успеваем по частоте.
Либо распределяем на несколько FFT по очереди, либо и то и другое.

Вот когда для конкретной системы будут такие квадратики структуры с цифрами ресурсов и со стрелочками описывающими основные потоки данных - тогда можно будет выбирать "тощий" чип и строить универсальный конвейер.

Ах да - а что с данными после FFT делать не забудьте прикинуть и посчитать. Там ведь тоже будет сюрпризов.

Удачи! Rob.
Go to the top of the page
 
+Quote Post
rloc
сообщение Apr 7 2018, 22:45
Сообщение #27


Узкополосный широкополосник
******

Группа: Свой
Сообщений: 2 314
Регистрация: 13-12-04
Из: Moscow
Пользователь №: 1 462



Цитата(RobFPGA @ Apr 7 2018, 23:20) *
будем делать универсально и модульно

Да, раз есть готовое и вкусное.

Цитата(RobFPGA @ Apr 7 2018, 23:20) *
смотрим структуру FFT R22.

Спасибо, посмотрим. Насколько сложно в алгоритме сделать переменную длину?

Цитата(RobFPGA @ Apr 7 2018, 23:20) *
Структура FFT R22 считает семпл за такт

Выравнивающие задержки есть? Какой длины? Зависят от длины преобразования?

Цитата(faa @ Apr 7 2018, 20:57) *
ПЛИС одна.
Память: 4 контроллера DDR3-1600 - 32х, 64х, 64х, 32х; HMC - полтора линка (х8 - слева, х16 - справа ПЛИС).
Наружу: PCIe Gen3 ext x8, PCIe Gen3 ext x4, HMC - два линка х16, serdes - два линка х4 (один слева, другой справа ПЛИС).

Очень тяжелый проект, и физически и морально.
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Apr 7 2018, 23:25
Сообщение #28


Профессионал
*****

Группа: Свой
Сообщений: 1 203
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(rloc @ Apr 8 2018, 01:45) *
Да, раз есть готовое и вкусное.
Вкусы у все разные - бывает такое иногда подадут ... cranky.gif

Цитата(rloc @ Apr 8 2018, 01:45) *
Спасибо, посмотрим. Насколько сложно в алгоритме сделать переменную длину?
В алгоритме то? - да запросто wink.gif А вот в реальности не всегда.

Цитата(rloc @ Apr 8 2018, 01:45) *
Выравнивающие задержки есть? Какой длины? Зависят от длины преобразования?
Ээээ ... телепатическая манна закончилась - Вы это о чем?

Цитата(rloc @ Apr 8 2018, 01:45) *
Очень тяжелый проект, и физически и морально.
Тяжесть выбора - груз ответственности sad.gif - мужайтесь! - щас мы Вам насоветуем ... sm.gif

Удачи! Rob.
Go to the top of the page
 
+Quote Post
blackfin
сообщение Apr 8 2018, 04:52
Сообщение #29


Гуру
******

Группа: Свой
Сообщений: 3 085
Регистрация: 18-04-05
Пользователь №: 4 261



Цитата(rloc @ Apr 7 2018, 19:44) *
Подумал, действительно, закладываться на один "жирный" FPGA смысла не имеет.

У всех своё представление о том, что есть "жирный" FPGA.. wink.gif

Pipeline FFT Radix-4 на 64k комплексных точек влазит в XC7K410T и ещё остается ~30% свободной BRAM памяти.
Go to the top of the page
 
+Quote Post
rloc
сообщение Apr 8 2018, 07:18
Сообщение #30


Узкополосный широкополосник
******

Группа: Свой
Сообщений: 2 314
Регистрация: 13-12-04
Из: Moscow
Пользователь №: 1 462



Цитата(blackfin @ Apr 8 2018, 07:52) *
Pipeline FFT Radix-4 на 64k комплексных точек влазит в XC7K410T

Ближе к этапу проектирования станет понятно, как проще и дешевле. 64К и 500МГц - это не конечная цель, можно и больше, важнее иметь масштабируемую структуру, чтобы начать с простого преобразования на 1К и дальше развить до 16M (как пример). На текущий момент необходимо понять, что лучше подходит для потоковой обработки:

1. Можно ли сэкономить на промежуточном хранении данных, чтобы остаться в рамках 1К-16М внутри одного кристалла? Разумная ширина внешней памяти допускается. Понятие разумности определяется количеством выводов BGA. Мне кажется, нужно ограничить размерность FPGA количеством выводов не более 900. Если выше - существенно растет время компиляции и верификации, да и разработка самой платы может оказаться не простой задачей, тогда лучше перейти ко второму варианту.

2. Сократить сроки разработки и отладки за счет некоторой избыточности железа по объему и производительности, но применению простых унифицированных модулей и простых алгоритмов обработки, пусть с большим количеством операций сложения и умножения. Возможно это и есть золотая середина между GPU и FPGA.
Go to the top of the page
 
+Quote Post

3 страниц V  < 1 2 3 >
Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th September 2018 - 18:30
Рейтинг@Mail.ru


Страница сгенерированна за 0.01073 секунд с 7
ELECTRONIX ©2004-2016