cartman009

Спасибо, оба предложенные варианты заработали

Выполнил моделирование... Делит только на константы. При попытке вычислить значение функции F(х)=1/х выдат ноль. Здесь у меня х - выходной 32-битный регистр, значение которого пропорционально частоте подстраиваемого сигнала. Поэтому без вычисления F(х)=1/х никак не обойтись. Может имеется в verilog возможность задавать clock сразу значением чатоты, а не моделируя задержку переключения сигнала?

Нашел похожий пример 4 в 8-ой части Краткого Курса. Спасибо. P.S. На мой взгляд не очень красивое решение. Было бы лучьше, если бы в величина задержки могла быть указана в том числе и типом reg.

Здравствуйте! Пожалуйста, помогите в решении проблемы отладки проекта. Необходимо написать TestBench, в котором частота тактового генератора изменяется в процессе работы устройства (физически он будет реализован в виде ГУНа). То есть в надо в шаблоне клока parameter PERIOD = <value>; always begin CLK = 1'b0; #(PERIOD/2) CLK = 1'b1; #(PERIOD/2); end изменять значение PERIOD согласно некоторой выходной шине устройства. Но тип parameter является константым значением, а при использовании в конструкции #(PERIOD/2) типа real компилятор выдаёт ошибку в самом начале моделирования. Может есть в verilog конструкция, позволяющая решить данную проблему?